用于測(cè)試3D IC的解決方案目前已面世，而且會(huì)越來(lái)越成熟。在2015年的國(guó)際測(cè)試與失效分析研討會(huì)（ISTFA）上，筆者發(fā)表了題為《三維數(shù)字測(cè)試有何新進(jìn)展？》（What is New in 3D， Digital Testing？）的演講，本文將總結(jié)此次演講的要點(diǎn)。筆者在演講中探討了測(cè)試標(biāo)準(zhǔn)和測(cè)試挑戰(zhàn)，其中包括良品裸晶（known-good-die；KGD）和測(cè)試堆棧芯片。

3D IC測(cè)試的兩個(gè)主要目標(biāo)是提高預(yù)封裝測(cè)試質(zhì)量，以及在堆棧芯片之間建立新的測(cè)試。當(dāng)然，對(duì)于二維（2D）芯片（KGD）的高質(zhì)量測(cè)試是測(cè)試三維（3D）堆棧的基本前提條件。業(yè)界如今已能有效掌握與理解這些問(wèn)題，而且也存在良好的解決方案。有幾種解決方案可分別用于測(cè)試堆棧在邏輯模塊上的內(nèi)存和堆棧在內(nèi)存上的內(nèi)存。然而，邏輯模塊與邏輯模塊（logic-on-logic）堆棧的3D測(cè)試仍然處于起步階段。

為了滿(mǎn)足一系列的3D測(cè)試需求，業(yè)界一直在積極努力完成或更新多種現(xiàn)有的測(cè)試標(biāo)準(zhǔn)，包括：

· IEEE 1149.1 （JTAG），廣為人知的測(cè)試存取標(biāo)準(zhǔn)

· IEEE 1687 （IJTAG），較新的IP訪問(wèn)方法

· IEEE P1838，針對(duì)多個(gè)芯片之間的3D互操作性以及與其他標(biāo)準(zhǔn)連接而提出的標(biāo)準(zhǔn)

· JEDEC標(biāo)準(zhǔn)，如Wide I/O內(nèi)存測(cè)試的JESD226

3D對(duì)芯片級(jí)測(cè)試質(zhì)量意味著什么？

在進(jìn)行3D測(cè)試之前，晶圓首先要經(jīng)歷晶圓測(cè)試；有些芯片可通過(guò)測(cè)試，另一些則否。通過(guò)測(cè)試的裸晶繼續(xù)進(jìn)行封裝，然后進(jìn)行封裝測(cè)試，在這些環(huán)節(jié)還會(huì)發(fā)現(xiàn)更多（在上次測(cè)試時(shí)未發(fā)現(xiàn)的）不合格件（如圖1）。

圖1：傳統(tǒng)晶圓和封裝測(cè)試的比較

就測(cè)試方案本身來(lái)說(shuō)很尋常。然而，一旦開(kāi)始將多個(gè)裸晶封裝在一起，那些先前從晶圓級(jí)測(cè)試中「逃脫」的少量裸晶會(huì)讓你丟棄更多的封裝組件（圖2）。

圖2：3D堆棧IC的晶圓與封裝測(cè)試比較

這就會(huì)帶來(lái)很大的問(wèn)題。筆者做了一些計(jì)算：如果裸晶缺陷覆蓋率是95%，則10層芯片堆棧的最終封裝良率將會(huì)是60%。顯然地，如果5%的逃脫率導(dǎo)致40%的最終產(chǎn)品被丟棄，這并不是我們希望看到的。這里的關(guān)鍵是3D封裝需要非常高質(zhì)量的晶圓級(jí)測(cè)試，以便只有「良品裸晶」被封裝在一起。

除了滿(mǎn)足高質(zhì)量的良品裸晶要求之外，3D測(cè)試還需要已知合格的中介層、部份堆棧測(cè)試、硅穿孔 （TSV）和封裝測(cè)試。單獨(dú)使用傳統(tǒng)「自動(dòng)測(cè)試模式產(chǎn)生」（ATPG）的途徑已成為過(guò)去。嵌入式測(cè)試壓縮和邏輯內(nèi)建自測(cè)試（BIST）的組合提供最好的性?xún)r(jià)比（圖3）。

圖3：嵌入式測(cè)試壓縮和邏輯內(nèi)建自測(cè)試組合的優(yōu)點(diǎn)

邏輯內(nèi)建自測(cè)試組件使系統(tǒng)自我測(cè)試成為可能，這對(duì)于汽車(chē)或醫(yī)療應(yīng)用的IC尤為重要。添加單元內(nèi)（cell-internal）和非傳統(tǒng)失效模型（fault models）則能夠使設(shè)計(jì)中數(shù)字邏輯組件的測(cè)試質(zhì)量達(dá)到可接受的程度。當(dāng)然，你還需要測(cè)試嵌入式IP、I/O以及TSV。為了存取和測(cè)試嵌入式IP，IEEE 1687 IJTAG 提供了用于整合異質(zhì)IP的IP和測(cè)試模式重用（pattern reuse）方法。甚至有工具已經(jīng)可以自動(dòng)化許多設(shè)計(jì)和測(cè)試任務(wù)來(lái)支持IJTAG方法。

對(duì)于I/O和TSV，因?yàn)闊o(wú)法保證與ATE的電氣接觸，測(cè)試必須在「非接觸」形式下進(jìn)行。這是一個(gè)有待研究的領(lǐng)域；其中一種有趣的做法是使用邊界掃描途徑，為部份封裝的組件進(jìn)行晶圓級(jí)測(cè)試，以及封裝內(nèi)芯片之間的互連測(cè)試。