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FPGA并行時(shí)序驅(qū)動(dòng)布局算法

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　　傳統(tǒng)的基于模擬退火的現(xiàn)場可編程門陣列（ FPGA）時(shí)序驅(qū)動(dòng)布局算法在時(shí)延代價(jià)的計(jì)算上存在一定誤差，已有的時(shí)序優(yōu)化算法能夠改善布局質(zhì)量，但增加了時(shí)耗。針對上述問題，提出一種基于事務(wù)內(nèi)存（ TM）的并行FPGA時(shí)序布局算法TM—DCP。將退火過程分發(fā)至多線程執(zhí)行，利用TM機(jī)制保證共享內(nèi)存訪問的合法性，并將改進(jìn)的時(shí)序優(yōu)化算法嵌入到事務(wù)中并發(fā)執(zhí)行。測試結(jié)果表明，與通用布局布線工具相比，8線程下的TM—DCP算法在總線長僅有輕微增加的情況下，關(guān)鍵路徑時(shí)延平均降低了4.2%，同時(shí)獲得了1.7倍的加速，且其執(zhí)行速度隨線程數(shù)的增加具有較好的可擴(kuò)展性。

FPGA并行時(shí)序驅(qū)動(dòng)布局算法

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