雖然柵極間距(GP)和鰭片間距(FP)的微縮持續(xù)為FinFET平臺帶來更高的性能和更低的功耗，但在5nm及更先進(jìn)節(jié)點(diǎn)上，兼顧寄生電容電阻的控制和實(shí)現(xiàn)更高的晶體管性能變得更具挑戰(zhàn)。

泛林集團(tuán)在與比利時(shí)微電子研究中心 (imec)的合作中，使用了SEMulator3D?虛擬制造技術(shù)來探索端到端的解決方案，運(yùn)用電路模擬更好地了解工藝變化的影響。我們首次開發(fā)了一種將SEMulator3D與BSIM緊湊型模型相耦合的方法，以評估工藝變化對電路性能的影響。

這項(xiàng)研究的目的是優(yōu)化先進(jìn)節(jié)點(diǎn)FinFET設(shè)計(jì)的源漏尺寸和側(cè)墻厚度，以提高速度和降低功耗。為此，我們比較了具有三種不同外延 (epi)生長形狀和源漏Si刻蝕深度的FinFET反向器結(jié)構(gòu)（圖1），研究低介電常數(shù)材料側(cè)墻厚度變化的影響，并確定了實(shí)現(xiàn)最佳性能的FinFET側(cè)墻厚度和源漏外延形狀組合。

圖1.三種結(jié)構(gòu)的關(guān)鍵工藝步驟比較

圖2對本研究方法進(jìn)行了圖解。我們在建模中使用三種軟件：SEMulator3D、BSIM緊湊型建模和Spectre?電路模擬。首先將一個(gè)GDS輸入文件導(dǎo)入SEMulator3D，以便進(jìn)行工藝模擬和RC網(wǎng)表提取。然后從SEMulator3D中提取各種數(shù)據(jù)，包括幾何和寄生數(shù)據(jù)，以創(chuàng)建帶說明的RC網(wǎng)表。該網(wǎng)表隨后與BSIM緊湊型前段制程 (FEOL)器件模型相耦合，并被輸入到Spectre電路模擬模型。該Spectre模型隨后用于模擬正在評估的三種不同反向器的速度和功耗。

圖2.本研究方法的流程圖

圖3顯示了三種結(jié)構(gòu)（在不同的漏極間電壓和側(cè)墻厚度下）的功耗與頻率的函數(shù)關(guān)系。我們注意到在不同漏極間電壓下，所有外延形狀幾何都呈類似的功耗-速度趨勢：側(cè)墻厚度增加導(dǎo)致功耗降低。每個(gè)外延尺寸都有一個(gè)可產(chǎn)生最大速度和最佳Reff×Ceff值（有效電阻值x有效電容值）的最佳側(cè)墻厚度。在各種側(cè)墻厚度下，有一個(gè)特定的外延形狀也提供了最高的整體性能。我們還研究了NMOS和PMOS結(jié)構(gòu)最佳側(cè)墻厚度下三種結(jié)構(gòu)的源漏接入電阻(S/D-R)和柵極到源漏(GT-S/D)的電容，以便更好地了解圖3中報(bào)告的結(jié)果。

圖3.三個(gè)反向器在漏極電壓為0.5V到1V時(shí)的功耗-速度比較(a)和放大后的漏極電壓等于0.7V時(shí)的功耗-速度比較(b)

這種建模方法為FinFET工藝變化對5nm以下器件和電路性能的影響提供了有價(jià)值的指導(dǎo)。我們通過RC網(wǎng)表提取將SEMulator3D與BSIM緊湊型建模和Spectre電路模擬相耦合，成功評估和比較了三種不同反向器幾何（使用不同側(cè)墻厚度）工藝流程變化的效果，以實(shí)現(xiàn)最佳晶體管性能，還探討了漏極間電壓和低介電常數(shù)材料側(cè)墻變化對速度和功耗性能的影響。

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2022年5月24日，由ACT雅時(shí)國際商訊主辦，《半導(dǎo)體芯科技》&CHIP China晶芯研討會將在蘇州·金雞湖國際會議中心隆重舉行!屆時(shí)業(yè)內(nèi)專家將齊聚蘇州，與您共探半導(dǎo)體制造業(yè)，如何促進(jìn)先進(jìn)制造與封裝技術(shù)的協(xié)同發(fā)展。大會現(xiàn)已啟動預(yù)約登記，報(bào)名鏈接http://w.lwc.cn/s/ZFRfA3

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