0 緒論

經過了上篇文章的文檔設計，我們這一章開始寫代碼。碼代碼這個問題確實是一個必備技能，任何設計不會碼代碼其實無法實現(xiàn)的。

這塊兒流程上包括了兩個東西。第一個碼代碼，第二個是一些必要的代碼檢查，保證代碼不會出現(xiàn)什么歧義導致實現(xiàn)結果和設計意圖不一致。具體語法我們就不在這一章講了，寫出來也是千篇一律，此處就簡單講講HDL的簡介，同時講一下如何提高編碼質量，供大家參考。然后簡單講一個代碼寫完必要的檢查工序spyglass檢查，這個工具可以避免大部分低級BUG。

1 碼代碼

1.1 HDL簡介

此處的代碼主要指的是HDL, hardware design language, 最主流的只有一種：Verilog，以及它的衍生品system verilog。其實還有兩種語言，VHDL，屬于它的時代已經過去了， 還有一種Chisel為代表的高級語言，屬于它的時代似乎還沒到來。所以我們這個地方重點講講verilog。

verilog 1983年被gateway設計，1990年gateway被candance收購。然后90年代出了第一個標準Verilog-95，定義了最原始的語法。直到現(xiàn)在，部分公司還是只允許使用95中的特性。2001年公布新一代標準，verilog-2001, 這一代標準中加入了generate, 多維數(shù)組等等實用的語法，現(xiàn)在是verilog使用最主流的標準，基本上所有的軟件工具鏈都支持該標準，后續(xù)verilog更新了一代標準verilog2005, 不過這一代標準開始向著一個獨立的方向演變，最后被合并到了systemverilog 2009。system verilog中提供了interface等等一系列面向對象的方法，已經廣泛被驗證支持了，但是在設計實現(xiàn)中只被支持了少部分特性。具體什么特性允許使用其實各個公司都有自己的看法與標準，你需要注意一下公司的編碼標準。從我個人的觀點來看，如果確認新特性沒問題最好用新特性，減少工作量的同時還能避免代碼出低級錯誤。

verilog代碼長這樣。下面實現(xiàn)了一個十進制的計數(shù)器。

1.2 編碼質量

Verilog其實不是一個很難的語言，但是由于比較落后，編碼質量很多需要人為來注意。編碼質量主要就是兩個方面考慮。容易出錯的點以及提高后續(xù)步驟效率的點。常見容易出錯的點大家應該都懂，此處簡單總結了一下我覺得需要了解又容易被忽略的點，歡迎大家補充。

1.2.1 容易出錯的點

·命名有意義，代碼有注釋。這個任何編程語言都需要注意，我把它列在第一點，這是一個碼農最起碼的素質。即可以避免自己出錯，又可以避免接手代碼的人一頭霧水。我也看過不少代碼沒注釋，命名還全是tmp1 tmp2 tmp3, 最后結局只能是自己重寫。

·信號不要以Reg以及數(shù)字結尾。這個點很容易被忽略，綜合時會自動給信號加上reg, 到時候就沒辦法區(qū)分是你寫的，還是自動生成的，非要標識這是個寄存器可以用ff結尾。同時，如果多組信號不要命名為xx1,xx2, 這么做非常容易和xx[1]混淆，建議改成xxa, xxb。

·敏感列表用*，不要用具體的信號。always實現(xiàn)組合邏輯的時候一個敏感列表always @(列表），這個列表直接用*，讓綜合去自動填敏感列表，把信號寫進去非常容易出錯。

·少用magic numer。設計的時候好多時候需要用到參數(shù)，比如fifo的深度，這種東西盡量用參數(shù)表示出來，不同地方引用一個參數(shù)，否則非常容易出現(xiàn)不一致的情況。

·不要生產latch。latch指的是沒有鎖存的寄存，生成latch會產生毛刺，所以非必要不允許使用latch。之所以產生latch其原理是你實現(xiàn)了組合邏輯，但是某個周期某個變量值沒有發(fā)生變化。所以牢記規(guī)律，時序邏輯值可以不變，但組合邏輯必須每個周期都賦值。具體點講，實現(xiàn)組合邏的時候，case必須有default, if必須有else。

·不要生產組合邏輯環(huán)。組合邏輯環(huán)指的是同周期A變化的條件是B，而B變化依賴于A。相當于軟件中的死循環(huán)。功能上就不可能正確，所以設計的時候要記得避免組合邏輯環(huán)。

·異步信號不要直接打拍。異步信號需要特別注意。在詳設的時候應該就要考慮清楚怎么處理。是用多級打拍，DMUX，異步FIFO等等辦法，總之，不能當做同步信號給直接處理了，否則必出錯。

1.2.2 提高后續(xù)效率需要注意的點

·盡量一個模塊用一個時鐘域。主要是為了后端設計起來比較方便，CTS步驟（見后續(xù)文章）較容易。

·大的模塊最好reg in和reg out?？梢宰畲蟪潭壬媳苊夂蠖藭r序上出問題。因為后端模塊與模塊之間不一定是按著放的，寄存器輸出寄存器輸入留出足夠的時間余量。

·不可綜合的與可綜合的代碼分模塊。設計代碼的時候有時候可能會用到SRAM cell, 或者其他硬核IP，再或者designware IP。這些東西最好單獨封裝模塊調用。主要是為了后續(xù)代碼可能會用FPGA或者emulation驗證，不可綜合的部件直接替換成邏輯版本。

碼代碼部分內容大致就是這些。其實也不必壓力太大，因為代碼寫出來是要經過多輪工具檢查的。尤其經過下面講的spyglass檢查后，想出錯也沒有那么容易（當然，一旦出錯就是非常隱蔽的錯誤，可能流片后都沒發(fā)現(xiàn)Orz）

2 Spyglass檢查

碼完代碼，其實我們有一個非常強力的工具可以避免大部分低級錯誤。這個工具應該是synopsys公司出的。這個工具的GUI長這樣。

最主要檢查的東西應該有兩個,lint檢查一些常用的語法錯誤，CDC (Clock Domain Crossing )檢查異步的處理是不是有問題。

lint會檢查出所有等號左右位寬不匹配、組合邏輯環(huán)、生成了latch, 端口連接不對等等問題?；旧铣Ｒ姷腻e誤都會報出來，一般它會采用寧可錯殺不會放過的策略。所以此處會爆出一大堆的錯誤，需要逐個check一下有沒有問題。當然，好多問題也是可以waive掉的，但必須每個waive都要十分確定能不能waive掉。比如計數(shù)器，一般計數(shù)器到溢出就自動回環(huán)了，這種時候lint就會爆出錯，你就要檢查一下是不是真的要讓計數(shù)器回環(huán)。一般spygalss給你報的錯分為四類，fatel, error, warning, info。其中fatel和error是一定不能有的, 有了必然不讓你拿去流片，warning可以適當waive，info大多不用管。

CDC會檢查異步問題。主要檢查是不是所有跨時鐘域的信號經過了同步，如果spyglass沒檢查到跨時鐘域的信號沒有經過多級打拍或者dmux同步會報錯。再比如A時鐘域的兩個信號同步到了B時鐘域，然后合并了，這個時候也會報錯，因為這兩個信號同步過去以后時序可能會發(fā)生變化，要仔細檢查。再比如要同步的信號不是寄存器輸出的，這種情況由于存在毛刺風險，會增大亞穩(wěn)態(tài)的概率，所以也會報出來?？傊? 你能想到的錯誤基本上都會檢查出來。

本部分主要簡單介紹了編碼完后要用到的最重要的工具之一spyglass。實際使用的時候確實也要有一定的經驗積累，什么問題可以waive掉，什么問題必須改。沒必要所有問題都改掉，耗費的精力實在是太大，但真的存在風險的問題必須改掉，否則就可能搞出大事兒。。。

3 總結

本節(jié)我們講了芯片實現(xiàn)碼代碼的部分。主要就是verilog以及后續(xù)的檢查。芯片流片是一錘子買賣，所以一定要保證寫的代碼不出錯，一方面，在本節(jié)講的編碼階段要盡量少寫bug, 另一方面，要經過縝密的驗證，最大程度上攔截BUG。

審核編輯 ：李倩