為了讓客戶在原理圖設(shè)計(jì)階段少走彎路，我這里結(jié)合客戶評(píng)估和設(shè)計(jì)階段常遇到的問題，整理了一下 BlueNRG-1/-2 相關(guān)設(shè)計(jì)及注意事項(xiàng)以備客戶解惑用。

2.1. BlueNRG-1/-2 原理圖及參數(shù)如下：

通過斷點(diǎn)和單步調(diào)試，我們發(fā)現(xiàn)出現(xiàn)問題的指令如下所示：

圖1.IDB007V1_schematic

圖2.IDB008V2_schematic

表1. 基于 BlueNRG-1/2 板子的元器件說明

2.2. 原理圖設(shè)計(jì)注意事項(xiàng)：

1. C4 的取值只能是 150nf 或者 220nf，否則會(huì)影響系統(tǒng)的穩(wěn)定。
2. 設(shè)計(jì)成 SMPS ON 的是時(shí)候，D1 中的 pin1 和 pin2 之間焊接一顆電感，該電感的具體要求如下：標(biāo)稱值為 10 uH 或 4.7 uH ，但 DCR 務(wù)必小于 1ohm 且額定電流必須大于 100 mA。
3. RXD/TXD 必須接到 DIO11 和 DIO08 pin，否則后續(xù)將無法使用 RF Flash utility 工具和 BlueNRG GUI 工具。
4. 這里的 L1=2nH，L5=3.9nH 建議保留,這有助于抑制最后通道的雜散并減少晶體和RF 信號(hào)間的相互影響。
5. 建議預(yù)留 ANATEST0 pin 和 ANATEST1 pin 的測(cè)試點(diǎn)，以便后續(xù)測(cè)試高速晶體的啟振時(shí)間。
6. DIO7 建議通過 100kohm 電阻接地并預(yù)留測(cè)試點(diǎn)：為強(qiáng)制執(zhí)行 updater 代碼(參見預(yù)先編程的引導(dǎo)加載程序)，建議將 IO7 引腳拉高并硬件復(fù)位設(shè)備。

3.1. BlueNRG-LP 原理圖及參數(shù)如下：

圖3.IDB011V1_schematic

圖4.IDB011V2_schematic

3.2. BlueNRG-LPS 原理圖及參數(shù)說明如下：

圖5.IDB012V1_schematic

表2. 基于 BlueNRG-LP/LPS 板子的元器件說明

3.3. 原理圖設(shè)計(jì)注意事項(xiàng)：

1. CAP 的取值只能是 150nf 或者 220nf，否則會(huì)影響系統(tǒng)的穩(wěn)定。
2. 設(shè)計(jì)成 SMPS ON 的是時(shí)候，D1 中的 pin1 和 pin2 之間焊接一顆電感，該電感的具體要求如下：標(biāo)稱值為 10 uH 或 2.2 uH 或 1.5uH，但 DCR 務(wù)必小于 1ohm 且額定電流必須大于 100 mA。

表3.SMPS BOM information

3. 對(duì)于 BlueNRG-LP 芯片 RXD/TXD 必須接到 PA8 和 PA9 pin，而對(duì)于 BlueNRGLPS 芯片 RXD/TXD 必須接到 PB0 和 PA1 pin。否則，后續(xù)將無法使用 RF Flash utility 工具和 BlueNRG GUI 工具。
4. 實(shí)際應(yīng)用中 Q1(32KHZ 晶體)可以省略，Q2(32MHZ 晶體)需符合 Fnom=32Mhz，fTOL建議選擇±20ppm， PD 不要超過 100uW，CL 選用 6~8pf 的。
5. 建議預(yù)留 VCAP 和 PB6 pin 的測(cè)試點(diǎn)，以便后續(xù)測(cè)試高速晶體的啟振時(shí)間。
6. PA10 建議預(yù)留測(cè)試點(diǎn)。

為方便客戶、代理 FAE 更好地理解 DEMO 板的原理圖，以便客戶項(xiàng)目順利進(jìn)行， 以及方便后續(xù)的測(cè)試和調(diào)試，這里特意分享以上章節(jié)針對(duì)不同 DEMO 板的原理圖和設(shè)計(jì)事項(xiàng)做了說明。

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