在6月12日當(dāng)天，受到產(chǎn)業(yè)媒體伙伴「新電子」的邀請(qǐng)，我們的技術(shù)長(zhǎng)方永城有幸前往擔(dān)任「寬能隙半導(dǎo)體技術(shù)趨勢(shì)暨產(chǎn)業(yè)應(yīng)用高峰論壇」的主講者之一，向產(chǎn)業(yè)界的各位先進(jìn)分享關(guān)于AI領(lǐng)域的技術(shù)發(fā)展，特別是電源供應(yīng)的議題。當(dāng)我們談?wù)摳咝苓\(yùn)算（HPC）與AI時(shí)，腦中浮現(xiàn)的往往是更快的處理器、更大的高頻寬記憶體（HBM），以及如3D IC堆迭、扇出型晶圓級(jí)封裝（Fan-Out）等先進(jìn)封裝技術(shù)。然而，在這場(chǎng)算力的軍備競(jìng)賽背后，一個(gè)更根本的挑戰(zhàn)正日益嚴(yán)峻，那就是「供電」。

AI被形容為「吃電怪獸」絕非夸飾，我們迫切需要更創(chuàng)新的方法來提升能源效率 。USI環(huán)旭電子的電源模組事業(yè)占有舉足輕重的地位，主要應(yīng)用于兩大高成長(zhǎng)領(lǐng)域：電動(dòng)車（EV）與AI伺服器（AI Server）。今天，我們將深入探討這個(gè)關(guān)鍵議題：供電，聚焦于AI伺服器的電源效率挑戰(zhàn)與我們的解決方案。在本次的講座中，技術(shù)長(zhǎng)著重在分享透過模組化（Modulization）與微小化（Miniaturization），環(huán)旭電子如何為AI伺服器打造一顆更強(qiáng)效、更節(jié)能的動(dòng)力心臟。

指數(shù)級(jí)增長(zhǎng)的功耗：AI時(shí)代的能源警鐘

首先，技術(shù)長(zhǎng)特別提出，必須正視問題的嚴(yán)重性。GPU的功耗正在以驚人的速度飆升。以NVIDIA的產(chǎn)品為例，從A100到H100，功耗在短短一個(gè)世代內(nèi)就增加了75%。而最新的B200功耗已高達(dá)1,200W，未來的R200預(yù)計(jì)將達(dá)到1,800W。AMD與Intel的產(chǎn)品線也呈現(xiàn)出類似的趨勢(shì)，功耗增幅動(dòng)輒50%。

這不僅僅是用在單一晶片的數(shù)字。xAI的創(chuàng)辦人馬斯克（Elon Musk）曾提到，其Grok 2模型需要20,000顆NVIDIA H100 GPU，而Grok 3更需要高達(dá)100,000顆。這意味著僅GPU就需要約100MW的電力，若加上伺服器與冷卻系統(tǒng)，其位于曼菲斯的「超級(jí)計(jì)算叢集」甚至向當(dāng)?shù)仉娏旧暾?qǐng)了150MW的電力，足夠供應(yīng)數(shù)萬戶家庭使用。

在一個(gè)典型的數(shù)據(jù)中心中，電力轉(zhuǎn)換（Power Conversion）本身就占了總能耗的11%。當(dāng)我們面對(duì)百萬瓦（Megawatt）級(jí)別的總功耗時(shí)，任何一點(diǎn)效率的提升都至關(guān)重要。

傳統(tǒng)方法「水平并排（Side-by-Side）」的極限：為何2%的進(jìn)步遠(yuǎn)遠(yuǎn)不夠？

傳統(tǒng)上，為了提升電源效率，工程師會(huì)在晶片層級(jí)進(jìn)行優(yōu)化。例如：

·使用損耗更低的功率級(jí)（Power Stage），可提升約1.6%的效率。

·采用直流電阻（DCR）更低的電感（Choke），可提升約0.2%。

·調(diào)整電壓調(diào)節(jié)器（VR）的開關(guān)頻率，再提升約0.2%。

綜合這些努力，我們可以獲得大約2%的效率改善。然而，這在動(dòng)輒損耗20%甚至40%的系統(tǒng)中，無疑是杯水車薪。我們需要的是一場(chǎng)真正的技術(shù)突破。此外，傳統(tǒng)設(shè)計(jì)還面臨嚴(yán)峻的空間限制。目前的CPU設(shè)計(jì)，例如一個(gè)320W的CPU可能需要8相（8-phase）供電。當(dāng)下一代CPU升級(jí)到400W時(shí)，則需要10相供電。對(duì)于業(yè)界來說，最巨大的挑戰(zhàn)，即是要在同樣大小的PCB面積內(nèi)，塞進(jìn)更多的供電元件，還要解決散熱、電力傳輸限制與成本上升等問題。

典范轉(zhuǎn)移：從「水平并排」到「垂直整合」的革命

為了解決上述困境，電源解決方案的設(shè)計(jì)思維正在經(jīng)歷一場(chǎng)典范轉(zhuǎn)移。技術(shù)長(zhǎng)進(jìn)一步提出目前的技術(shù)演進(jìn)路徑如下：

離散元件并排 -> 堆迭式電源模組 -> 垂直整合 -> 積體電路級(jí)電壓調(diào)節(jié)器（IVR）

第一步：堆迭式電源模組（模組化）解決方案是將離散的DrMOS、電感、電容等元件，預(yù)先整合成一個(gè)3D堆迭的電源模組（Power Block）。這種模組化設(shè)計(jì)不僅節(jié)省了PCB空間，也為標(biāo)準(zhǔn)化生產(chǎn)鋪平了道路。市場(chǎng)上已有多種此類解決方案，但仍需克服如接合空隙（joint void）與電流密度等制程挑戰(zhàn)。

第二步：垂直整合VRM（微小化）這才是真正的革命。我們不再將電源模組「并排」放置在處理器旁邊，而是將其「垂直整合」到處理器封裝的下方，讓電源無限靠近負(fù)載點(diǎn)（Point-of-Load）。

這種＂垂直整合電壓調(diào)節(jié)模組（Vertically Integrated VRM）＂帶來了驚人的效益：

·尺寸與路徑縮短：VRM直接位于SoC下方，電力傳輸路徑極短，大幅降低了銅損（I2R Loss）。與傳統(tǒng)并排設(shè)計(jì)相比，占用面積（footprint）縮小了25%。

·效率巨幅提升：在一個(gè)1080W的TDP測(cè)試中，并排設(shè)計(jì)的路由功率損耗高達(dá)12%，而垂直整合的powerSIP方案則驟降至6%，損耗直接減半！

·電源密度翻倍：電流密度從并排設(shè)計(jì)的0.4 A/mm2，提升至垂直設(shè)計(jì)的0.6 A/mm2。

這種設(shè)計(jì)已經(jīng)通過了嚴(yán)苛的可靠度測(cè)試，包括uHAST-96hr與TCT-1000次循環(huán)等，證明了其在商業(yè)應(yīng)用上的可行性。

終極未來：整合在晶片中的IVR

展望未來，電源技術(shù)的終極型態(tài)是積體電路級(jí)電壓調(diào)節(jié)器（Integrated Voltage Regulator, IVR）。這是一種將高效開關(guān)式穩(wěn)壓器與被動(dòng)元件直接整合到單一晶片中的技術(shù)，其優(yōu)勢(shì)包括：

·零離散元件：體積極小，可以直接安裝在SoC基板內(nèi)部，甚至在BGA的下方，厚度可薄至100um。

·極速響應(yīng)：擁有比傳統(tǒng)設(shè)計(jì)快1000倍的動(dòng)態(tài)電壓調(diào)節(jié)（DVS）能力，能在奈秒（nanosecond）內(nèi)響應(yīng)負(fù)載變化，提供最精準(zhǔn)的電壓，從而消除不必要的功率浪費(fèi)。

·消除損耗與外部元件：由于極度靠近負(fù)載，幾乎消除了I2R損耗，并且不再需要大量外部的解耦電容，進(jìn)一步降低了系統(tǒng)成本與復(fù)雜度。

從系統(tǒng)到封裝，為未來AI打造高效能綠色引擎

現(xiàn)今的能源供應(yīng)趨勢(shì)已經(jīng)相當(dāng)明確。特斯拉（Tesla）在其AI硬體中，已將電源元件直接放置在GPU下方。AMD、Microsoft也都在其下一代AI伺服器中導(dǎo)入類似的規(guī)格，甚至有廠商正在開發(fā)將VRM直接整合進(jìn)處理器硅晶片（Silicon）中的IVR（Integrated Voltage Regulator）技術(shù)。

整個(gè)電源轉(zhuǎn)換的路徑正在不斷演進(jìn)，從機(jī)柜級(jí)的 48V 輸入，降壓至主機(jī)板的 12V 或直接 48V 供電，最終降至晶片所需的核心電壓。在這條鏈路的每一個(gè)環(huán)節(jié)，微小化與效率提升都是我們技術(shù)研發(fā)的主軸。

技術(shù)長(zhǎng)方永城最后總結(jié)表示，為了應(yīng)對(duì)AI時(shí)代的算力與功耗挑戰(zhàn)，電源設(shè)計(jì)正從傳統(tǒng)的水平并排（Side-by-Side），走向革命性的垂直整合（Vertical）。這不僅僅是元件的重新排列，更是透過結(jié)構(gòu)創(chuàng)新實(shí)現(xiàn)的空間、路徑與效率的全面最佳化。這條路徑的核心精神，就是透過模組化簡(jiǎn)化設(shè)計(jì)復(fù)雜度，并透過微小化縮短物理距離、降低能量損耗。唯有如此，我們才能為這個(gè)算力驅(qū)動(dòng)的未來，打造一顆兼具強(qiáng)大性能與綠色節(jié)能的終極心臟。