博客作者：Dario Fresu

歡迎來(lái)到 “掌握 PCB 設(shè)計(jì)中的 EMI 控制” 系列的第五篇文章。在本文中，我們將深入探討電源分配策略，并討論如何對(duì)其進(jìn)行優(yōu)化，以在您的 PCB 項(xiàng)目中實(shí)現(xiàn)更優(yōu)的 EMI 性能。

圖 1：Altium Designer 中的去耦策略示例

這一環(huán)節(jié)之所以至關(guān)重要，是因?yàn)樗c PCB 設(shè)計(jì)中電磁場(chǎng)的約束緊密相關(guān)。

在數(shù)字印刷電路板上控制 EMI 并提升信號(hào)完整性的關(guān)鍵因素之一是實(shí)施有效的去耦策略。這些方法可確保電路板上的集成電路獲得干凈、穩(wěn)定的能量供應(yīng)。

為此，PCB 設(shè)計(jì)師需要構(gòu)建強(qiáng)大的電源傳輸網(wǎng)絡(luò)，以滿足高速切換 IC 的能量需求，確保其從電源獲取適量電流。設(shè)計(jì)一個(gè)高效、及時(shí)傳輸能量的 PDN 頗具挑戰(zhàn)，需減少損耗并滿足高性能阻抗要求。

隨著數(shù)據(jù)速率和信號(hào)速度不斷提升，設(shè)計(jì)低阻抗 PDN 變得愈發(fā)重要且困難 —— 阻抗曲線與傳輸信號(hào)的頻率密切相關(guān)，平衡這些因素是維持 PCB 高性能并最小化 EMI 問(wèn)題的關(guān)鍵。設(shè)計(jì)高效 PDN 時(shí)，常用技術(shù)包括集成去耦電容，或在疊層中使用電源平面和多邊形鋪銅。

然而，一些被廣泛接受的方法和誤區(qū)已被證明不僅無(wú)效，甚至?xí)p害電路板性能。

反諧振現(xiàn)象

一種常見(jiàn)技術(shù)是使用多種容量的電容器（通常在 10nF 至 1μF 范圍內(nèi)），理論上大電容為 IC 提供能量，小電容濾除高頻噪聲。盡管這一思路看似合理，但在試圖降低 PDN 整體阻抗時(shí)可能適得其反 —— 實(shí)際電容器并非理想器件，其寄生效應(yīng)在高頻下會(huì)顯著影響性能。

電容器僅在諧振頻率以下表現(xiàn)為容性阻抗，超過(guò)此頻率后，封裝內(nèi)的寄生參數(shù)會(huì)主導(dǎo)阻抗，使電容器呈現(xiàn)感性特性。使用不同容量的電容器以追求更高總電容和更低阻抗時(shí)，會(huì)面臨顯著挑戰(zhàn)：每個(gè)電容器因特性差異具有獨(dú)特的阻抗曲線，且諧振頻率不同，導(dǎo)致阻抗曲線重疊，在特定頻率下產(chǎn)生更高的阻抗峰值（見(jiàn)圖 2）。

圖 2：反諧振 —— 并聯(lián)不同阻抗曲線的電容器的影響。

這些不同諧振頻率的相互作用會(huì)導(dǎo)致阻抗升高，對(duì) PDN 整體性能和去耦策略效果產(chǎn)生負(fù)面影響。

解決這一問(wèn)題的更佳方案是使用相同類型和封裝、引線電感盡可能低的 SMD 電容器。并聯(lián)這些電容器可滿足電容需求，同時(shí)將高頻下的電感降至最低。此外，交替電容器引線極性可減少互感，進(jìn)一步降低 PDN 的總電感。

電容器布局

布局去耦電容器時(shí)，必須應(yīng)對(duì)電感問(wèn)題 —— 信號(hào)頻率越高，電感影響越顯著。為此，電容器應(yīng)盡可能靠近消耗電流的 IC 電源引腳，以縮短電流路徑，減少高頻下阻礙性能的電感效應(yīng)。

設(shè)計(jì)師的核心關(guān)注點(diǎn)不應(yīng)局限于電流的物理傳輸距離，而應(yīng)仔細(xì)規(guī)劃電流的具體路徑。盡管縮短去耦電容與連接引腳的距離很重要，但其本質(zhì)是為了最小化走線的寄生電感 —— 這種近距離布局可確保電容器有效向 IC 提供所需電荷，穩(wěn)定電源并維持信號(hào)完整性（見(jiàn)圖 3）。

圖 3：Altium Designer 中 IC 旁的去耦電容布局示例

因此，優(yōu)化路徑（而非僅縮短距離）可確保電流以最高效率流動(dòng)，降低 EMI 風(fēng)險(xiǎn)并提升整體電路性能。恰當(dāng)?shù)穆窂揭?guī)劃與距離優(yōu)化同樣關(guān)鍵，兩者直接影響可能損害電路穩(wěn)定性和功能的寄生效應(yīng)。

恰當(dāng)?shù)穆窂揭?guī)劃與距離優(yōu)化同樣關(guān)鍵，兩者直接影響可能損害電路穩(wěn)定性和功能的寄生效應(yīng)。

除確保電容器靠近 IC 外，強(qiáng)烈建議選擇 ESR 盡可能低的電容器。ESR 是關(guān)鍵參數(shù)，直接影響電容器濾除高頻噪聲的效率 —— 低 ESR 可降低電容器與 IC 電源引腳之間的總阻抗，更有效抑制電源線的電壓波動(dòng)和噪聲。此外，低 ESR 電容器在更寬頻率范圍內(nèi)性能更優(yōu)，進(jìn)一步助于減少 EMI 并提升設(shè)計(jì)的電源完整性。

電源平面設(shè)計(jì)

設(shè)計(jì)多層 PCB 時(shí)，建議在疊層內(nèi)將電源平面與返回參考平面（通常稱為 “地” 平面）成對(duì)緊密排布。這種布局可增加平面間的分布電容，從而降低 PDN 的整體阻抗。

理想配置是將信號(hào)層緊鄰返回參考平面（“信號(hào)地”），使返回電流以最小環(huán)路面積流動(dòng)，約束信號(hào)產(chǎn)生的電磁場(chǎng)，控制 EMI 并減少噪聲。這種設(shè)置可顯著提升信號(hào)完整性，降低走線間的串?dāng)_和電磁耦合，確保更高信號(hào)質(zhì)量和可靠通信。在返回參考平面另一側(cè)布置電源平面，可確保電源平面有效向 IC 供電，避免高速切換信號(hào)產(chǎn)生的噪聲干擾。通過(guò)將電源平面與信號(hào)層分離，同時(shí)保持與返回參考平面的緊密耦合，可抑制噪聲耦合并為電源傳輸創(chuàng)造穩(wěn)定環(huán)境，最終保障整個(gè)電路的高效運(yùn)行。這種布局同時(shí)增強(qiáng)電源完整性和信號(hào)完整性，是高性能多層 PCB 的基礎(chǔ)設(shè)計(jì)實(shí)踐（見(jiàn)圖 4）。

圖 4：Altium Designer 中優(yōu)化的 6 層疊層示例

結(jié)合 IC 電源引腳旁的本地電容器與緊密排布的電源和地平面，可形成完整解決方案 —— 改善 PDN、降低 EMI 并維持電路板整體更高信號(hào)質(zhì)量。此外，這種方法有助于在 PCB 上更均勻地分配電源，并減少傳統(tǒng)電源布線方式可能產(chǎn)生的電感。

通過(guò)將布局合理的電容器與間距緊湊的電源和地平面相結(jié)合，可構(gòu)建更可靠、高效的電源分配系統(tǒng)，確保 PCB 性能優(yōu)異且免受干擾。

下一篇文章我們將深入探討串?dāng)_抑制，重點(diǎn)介紹 EMI 實(shí)踐，探索最小化信號(hào)間干擾、確保 PCB 設(shè)計(jì)中更純凈可靠通信的策略。

總結(jié)

在進(jìn)行 PCB 設(shè)計(jì)時(shí)，Altium Designer 提供了一套全面的工具，可簡(jiǎn)化 PCB 設(shè)計(jì)師的工作流程，并幫助您構(gòu)建高效的 PDN 。Altium Designer 的核心功能之一是層堆棧管理器，該工具可根據(jù)系統(tǒng)的特定需求為您的 PCB 選擇優(yōu)選疊層配置。

此外，Altium Designer 包含功能強(qiáng)大的集成工具，支持對(duì) PDN 進(jìn)行詳細(xì)仿真。這些仿真可幫助您分析并明智地決定如何有效改進(jìn)電路板設(shè)計(jì)。

若想提升您的 PCB 設(shè)計(jì)項(xiàng)目水平并利用這些先進(jìn)工具，我們鼓勵(lì)您開(kāi)啟 Altium Designer 和 Altium 365 的免費(fèi)試用。

這將使您有機(jī)會(huì)親身體驗(yàn)這款完整的 CAD 工具如何增強(qiáng)您的設(shè)計(jì)能力，實(shí)現(xiàn)更高效的 PCB 設(shè)計(jì)。

關(guān)于Altium

Altium有限公司隸屬于瑞薩集團(tuán)，總部位于美國(guó)加利福尼亞州圣迭戈，是一家致力于加速電子創(chuàng)新的全球軟件公司。Altium提供數(shù)字解決方案，以最大限度提高電子設(shè)計(jì)的生產(chǎn)力，連接整個(gè)設(shè)計(jì)過(guò)程中的所有利益相關(guān)者，提供對(duì)元器件資源和信息的無(wú)縫訪問(wèn)，并管理整個(gè)電子產(chǎn)品生命周期。Altium生態(tài)系統(tǒng)加速了各行業(yè)及各規(guī)模企業(yè)的電子產(chǎn)品實(shí)現(xiàn)進(jìn)程。