文章來源：學(xué)習(xí)那些事

原文作者：小陳婆婆

在先進封裝技術(shù)演進中，臺積電的InFO（Integrated Fan-Out）平臺通過扇出型重布線技術(shù)重新定義了芯片級集成的可能性。

InFO-R和 InFO-L

InFO-R作為基礎(chǔ)架構(gòu)，采用"芯片嵌入+RDL成型"的工藝路徑。芯片在晶圓級基板上完成精準(zhǔn)定位后，通過光刻工藝直接在芯片表面構(gòu)建多層銅重布線層（RDL），線寬/線距（L/S）可壓縮至2μm/2μm級別。這種設(shè)計使單塊封裝即可集成多顆異質(zhì)芯片（如邏輯、存儲、射頻模塊），并通過扇出型走線實現(xiàn)芯片間橫向互連。蘋果M系列芯片的封裝即采用該技術(shù)，在保持12英寸晶圓級尺寸的同時，將APU與LPDDR5內(nèi)存的互連帶寬提升到200GB/s，較傳統(tǒng)FCBGA封裝提升3倍。值得注意的是，臺積電近期公布的InFO-R Gen3工藝已實現(xiàn)RDL層數(shù)突破至6層，支持1.6Tbps的SerDes通道集成，為5G基站和數(shù)據(jù)中心加速器提供了高密度互連解決方案。

針對局部高密度互連需求，InFO-L平臺通過嵌入式LSI（局部硅互連）芯片解決了傳統(tǒng)RDL的密度瓶頸。該技術(shù)將微型硅橋接片嵌入RDL層中，在特定區(qū)域?qū)崿F(xiàn)亞微米級互連（如0.8μm節(jié)距），同時保留扇出工藝的大面積布局優(yōu)勢。英特爾在Meteor Lake處理器中采用的Foveros技術(shù)即屬此類，其LSI芯片通過預(yù)先植入的深溝槽電容（DTC）有效抑制電源噪聲，使多芯片系統(tǒng)在150W功耗下仍能維持1.1V的核心電壓穩(wěn)定度。行業(yè)動態(tài)顯示，AMD下一代Zen5架構(gòu)處理器將采用InFO-L與3D V-Cache技術(shù)的混合封裝，通過LSI芯片實現(xiàn)三級緩存與計算核心的垂直互連，預(yù)計帶寬密度將突破300GB/s/mm2。

從技術(shù)演進路徑看，InFO平臺正通過材料創(chuàng)新與工藝解耦持續(xù)拓展邊界。玻璃基板的應(yīng)用研究已進入實操階段，其高平整度與超薄化特性可支持更精密的TSV制造；而RDL層與LSI芯片的協(xié)同設(shè)計，則推動封裝從被動互連向主動功能集成轉(zhuǎn)型。

此外，InFO與SoIC技術(shù)的深度融合正在催生新一代3D系統(tǒng)級封裝——通過前道鍵合實現(xiàn)芯片垂直堆疊，再通過扇出型RDL完成橫向擴展，這種"立體扇出"架構(gòu)已在臺積電的3DFabric技術(shù)路線圖中明確標(biāo)注為2026年量產(chǎn)目標(biāo)。這些進展共同印證了先進封裝技術(shù)正在從"連接載體"演變?yōu)?系統(tǒng)賦能者"，為摩爾定律的延續(xù)提供關(guān)鍵支撐。

超高密度互連的InFO封裝

在先進封裝技術(shù)向亞微米級互連密度突破的進程中，臺積電的InFO-UHD（超高密度互連扇出型封裝）技術(shù)通過工藝創(chuàng)新重新定義了晶圓級封裝的性能邊界。作為InFO平臺的延伸，該技術(shù)采用銅雙大馬士革工藝與液態(tài)光敏介質(zhì)膜結(jié)合，在300mm晶圓上實現(xiàn)了線寬/間距（L/S）低至0.8μm/0.8μm的精細(xì)布線，單層RDL通過5μm級微孔與2μm/1μm逃逸布線構(gòu)建多層互連網(wǎng)絡(luò)。其核心突破在于通過化學(xué)機械拋光（CMP）工藝實現(xiàn)銅覆蓋層與種子層的精準(zhǔn)平坦化，不僅解決了傳統(tǒng)半加成工藝（SAP）中銅布線鉆蝕與附著力不足的問題，更將介質(zhì)層厚度均勻性控制在±0.5μm以內(nèi)，為高頻信號傳輸提供了超低損耗的傳輸通道。

可靠性驗證顯示，經(jīng)10次回流焊+500次溫度循環(huán)（65~150℃）及96小時無偏壓HAST測試后，Cu-介質(zhì)層界面未出現(xiàn)分層，微孔與焊盤內(nèi)部亦無裂紋，印證了該工藝在極端環(huán)境下的穩(wěn)定性。信號完整性方面，InFO-UHD通過優(yōu)化RDL表面粗糙度（低至0.5nm），將50GHz頻段下的歸一化傳輸損耗（NTL）控制在傳統(tǒng)SAP工藝的70%以下，尤其在差分對設(shè)計（GSSG鏈路）中，通過線寬/間距/高度（L/S/H）的精確調(diào)優(yōu)，有效抑制了電容效應(yīng)對阻抗匹配的影響。

性能對比數(shù)據(jù)凸顯其技術(shù)優(yōu)勢：在邏輯-邏輯集成場景中，雙層RDL結(jié)構(gòu)可實現(xiàn)10Tbit/s/mm的帶寬密度，較CoWoS平臺提升2.5倍；能量效率方面，500μm線長下達到0.061pJ/bit，與硅轉(zhuǎn)接板技術(shù)（Si-IF）持平，但線寬僅為后者的40%，且在HBM2存儲接口中以0.62pJ/bit的能效超越硅轉(zhuǎn)接板的0.83pJ/bit。值得關(guān)注的是，該技術(shù)無需依賴半導(dǎo)體晶圓廠的前道制程設(shè)備，可基于現(xiàn)有InFO產(chǎn)線升級，顯著降低了高端封裝的準(zhǔn)入門檻。