以下文章來源于硬件BIG BANG，作者Henry Xiao

引言：DDR是硬件設計的重要一環(huán)，作為一名硬件工程師除了對DDR基礎和原理要有了解外，最重要的也就是對DDR控制器的掌握。本文章從DDR外部管腳的角度進行描述，學習DDR的關鍵設計要注意和了解的部分。

一、DM_n、UDM_n和LDM_n

——均為數(shù)據(jù)掩碼信號（Data Mask）數(shù)據(jù)掩碼作用，掩碼信號的核心功能：

寫入時屏蔽數(shù)據(jù)：當掩碼信號為有效電平（通常為低電平）時，對應數(shù)據(jù)總線的字節(jié)（或半字節(jié)）不會被寫入內存。

同步時序：掩碼信號與數(shù)據(jù)選通信號（DQS）同步采樣，確保在數(shù)據(jù)窗口中心對齊時生效

二、DQS_c、DQS_t

DQS_T（Data Strobe True）和 DQS_C（Data Strobe Complement）是一對差分數(shù)據(jù)選通信號，共同構成數(shù)據(jù)傳輸?shù)耐交鶞?。它們的核心區(qū)別在于相位關系、功能角色和時序對齊方式

1. 讀取操作(Read)

信號來源：由DRAM芯片生成并發(fā)送給控制器(如CPU)。

時序對齊：

DQS_T/DQS_C 的邊沿(上升/下降沿)與數(shù)據(jù)(DQ)的邊沿對齊，標識每個數(shù)據(jù)周期的起始點

控制器在 DQS_T 上升沿和 DQS_C 下降沿的交叉點采樣數(shù)據(jù)

目的：確保接收方在數(shù)據(jù)窗口的穩(wěn)定中心點采樣，避免因 tAC(數(shù)據(jù)輸出時間偏差)導致錯誤

2. 寫入操作(Write)

信號來源：由控制器(如CPU)生成并發(fā)送給DRAM。

時序對齊：

DQS_T/DQS_C 的電平中點(非邊沿)與數(shù)據(jù)(DQ)的穩(wěn)定中心對齊。

DRAM在 DQS_T 的上升沿和 DQS_C 的下降沿觸發(fā)數(shù)據(jù)采樣

目的：利用數(shù)據(jù)保持周期(Data Hold Window)最大化時序容限，適應傳輸延遲差異

三、ALERT_n

ALERT_n是DDR4及DDR5內存中的關鍵錯誤報告引腳，其核心功能是實時反饋內存內部異常狀態(tài)，通過低電平有效信號(LOW)向控制器傳遞錯誤信息。

命令/地址奇偶校驗錯誤(CA Parity Error)

當命令或地址總線傳輸?shù)臄?shù)據(jù)奇偶校驗失敗時觸發(fā)，表明傳輸過程存在信號完整性問題(如干擾或時序偏移)

寫入數(shù)據(jù)CRC校驗錯誤(Write CRC Error)

在支持CRC校驗的DDR4/DDR5中，寫入數(shù)據(jù)若CRC校驗失敗，則通過ALERT_n通知控制器

溫度超限或刷新錯誤

部分設計中可擴展用于報告溫度傳感器超限(如過熱)或刷新操作失敗等異常

四、TDQS_t 和 TDQS_c

TDQS_t 和 TDQS_c 是 DDR 內存中的終端數(shù)據(jù)選通信號(Terminal Data Strobe)，主要用于優(yōu)化信號完整性，特別是在 x8 位寬配置的 DRAM 芯片中。為何 x16 不需要 TDQS?獨立的 DQS 分組x16 設備將 16 位數(shù)據(jù)拆分為高低兩個字節(jié)組(每組 8 位)，分別由 DQSU_t/c(高字節(jié))和 DQSL_t/c(低字節(jié))獨立控制每組 DQS 自帶終端電阻，無需TDQS 提供額外支持。負載均衡設計，x16 的 DQS 信號已通過分組隔離(如高低字節(jié)分離)實現(xiàn)負載均衡，反射問題在組內解決而 x8 設備單組 DQS需覆蓋全部 8 位數(shù)據(jù)，混合系統(tǒng)易因負載不均引發(fā)反射，故需 TDQS 輔助。

五、TEN

TEN引腳(Test Enable) 是專用于連接性測試模式(Connectivity Test Mode) 的功能性引腳，其核心作用是在生產測試或系統(tǒng)調試階段驗證內存芯片與控制器之間的物理連接完整性和基本功能。

注：在DDR5中，TEN 功能被保留并優(yōu)化，但部分廠商（如三星）可能擴展其用途至溫度監(jiān)控（需結合模式寄存器）。

六、ACT_n, RAS_n/A16,CAS_n/A15,WE_n/A14

在DDR（Double Data Rate）內存系統(tǒng)中，RAS_n/A16、CAS_n/A15、WE_n/A14是復用引腳，其功能由 ACT_n（激活命令輸入）信號的電平狀態(tài)動態(tài)切換。它們既是命令控制信號（如行選通、列選通），又是地址線的高位部分（A16、A15、A14），通過復用設計減少引腳數(shù)量，同時支持更靈活的尋址機制。

場景：執(zhí)行激活命令（ACTIVATE）時，ACT_n=0，此時引腳傳輸完整的行地址（如選擇Bank內特定行）

場景：執(zhí)行讀寫命令時，ACT_n=1，三引腳組合生成命令編碼（如讀命令：RAS_n=1, CAS_n=0, WE_n=1）

RAS_n：行地址選通信號，低電平時觸發(fā)行激活或預充電

CAS_n：列地址選通信號，低電平時觸發(fā)列讀寫操作

WE_n：寫使能信號，低電平表示寫操作，高電平表示讀操作

關鍵時序參數(shù)

tRCD（RAS to CAS Delay）：行激活到列操作的最小延遲（典型值10-20ns），確保行數(shù)據(jù)穩(wěn)定

tRAS（行活躍時間）：行激活到預充電的最短周期，避免數(shù)據(jù)丟失

tRP（Row Precharge Time）：預充電到下一行激活的間隔，影響B(tài)ank切換效率

圖: 實際使用中會配置的時序參數(shù)

七、CKE、CK_t/CK_c

CKE：時鐘使能信號

1. 工作邏輯

高電平（激活）：啟用內部時鐘電路、輸入緩沖器和輸出驅動器，允許正常讀寫操作

低電平（休眠）：觸發(fā)低功耗模式：

預充電掉電（Precharge Power-Down）：所有Bank空閑時進入，關閉非必要電路

激活掉電（Active Power-Down）：任一Bank有激活行時進入，保留數(shù)據(jù)但暫停操作

自刷新（Self-Refresh）：關閉除CKE外所有輸入緩沖，內部定時刷新數(shù)據(jù)以維持存儲內容

2. 關鍵約束

讀寫期間：必須保持高電平，否則可能導致命令失效或數(shù)據(jù)錯誤

模式切換：

退出自刷新需同步操作：CKE拉高后，需等待 tXSR（自刷新退出時間）再發(fā)送有效命令

掉電模式退出需滿足 tCKE（最小CKE脈沖寬度）

3. 多Rank系統(tǒng)擴展

當存在多個Rank（如雙通道內存）時，每個Rank有獨立的CKE信號（如CKE0、CKE1），支持分時休眠以優(yōu)化系統(tǒng)功耗

CK_t/c：時鐘信號

CK_t（True Clock）和CK_c（Complementary Clock）構成差分時鐘對，提供全系統(tǒng)操作的時序基準。所有地址、控制信號均在CK_t的上升沿與CK_c的下降沿的交叉點被采樣.

八、CKE,CS_n,ODT

CS_n（Chip Select，片選）

核心作用：選擇目標Rank（內存顆粒組），隔離未選Rank的命令響應

低電平（選中狀態(tài)）：

使能命令解碼，內存響應控制器指令（如ACT、READ、WRITE）

多Rank系統(tǒng)中，僅被選中的Rank執(zhí)行操作，避免總線沖突

高電平（未選中狀態(tài)）：

屏蔽所有命令，未選Rank忽略地址/控制信號

關鍵時序：

讀寫期間必須保持穩(wěn)定低電平，否則導致操作失敗

與CKE協(xié)同：在掉電模式下，CS_n無效但仍需保持電平穩(wěn)定

多Rank擴展：每增加一個Rank需獨立CS_n信號（如CS0_n/CS1_n），實現(xiàn)物理隔離與并發(fā)訪問

ODT（On-Die Termination，片上終端電阻）

核心作用：動態(tài)啟用片內終端電阻，匹配傳輸線阻抗，抑制信號反射

使能邏輯：

高電平：啟用終端電阻（常見阻值：40Ω/48Ω/60Ω）

低電平：禁用終端電阻，減少靜態(tài)功耗

配置方式：

通過模式寄存器（MR）設定阻值（如DDR3的MR1、DDR4的MR1_A11）

支持動態(tài)切換：寫入時目標Rank啟用ODT，讀取時控制器啟用ODT

限制場景：

自刷新模式下ODT無效

部分配置（如DDR5 x4顆粒）不支持ODT

信號完整性價值：

減少高頻信號（>3200MT/s）的反射和串擾，替代主板外部電阻

多Rank系統(tǒng)中分組控制（如ODT0/ODT1），避免并聯(lián)阻抗失配

八*、C0/CKE1,C1/CS1_n,C2/ODT1

在DDR（尤其是DDR4及后續(xù)版本）內存系統(tǒng)中，堆疊地址輸入（Stack Address Inputs）是專為多層堆疊封裝設計的關鍵引腳，用于解決高密度存儲集成中的芯片選擇與信號控制問題。

堆疊地址輸入引腳主要包括 **C0/CKE1、C1/CS1_n、C2/ODT1** 等復用信號，其作用根據(jù)封裝類型動態(tài)切換：

基本角色：

在堆疊封裝（如2H/4H/8H層高的x4/x8顆粒）中，用于選擇堆疊中的特定芯片層（Chip ID）

在非堆疊封裝（如單層mono或x16配置）中，這些引腳通常未連接（NC）或復用為控制信號

復用機制：

當ACT_n=0（地址模式）時，C0/C1/C2 作為地址線 A0/A1/A2 使用。

當ACT_n=1（命令模式）時，切換為控制信號 CKE1（時鐘使能）、CS1_n（片選）、ODT1（終端電阻使能）

堆疊封裝中的具體作用

1. DDP（Dual-Die Package）封裝

功能：在雙芯片堆疊中，C0/C1/C2直接控制第二芯片的 CKE1、CS1_n、ODT1

協(xié)同邏輯：

主芯片由 CS0_n 選通，副芯片由 CS1_n 選通，實現(xiàn)雙Rank獨立控制。

讀寫時，通過 ODT1 獨立啟用副芯片的終端電阻，優(yōu)化信號完整性

2. 高堆疊配置（4H/8H）

芯片ID選擇：在4層或8層堆疊中，C0/C1/C2 組合編碼（如二進制 000-111）選擇目標芯片層

信號擴展：

共享同一組命令/地址總線，但通過芯片ID實現(xiàn)分時操作，避免數(shù)據(jù)沖突。

例如：發(fā)送激活命令時，C0-C2攜帶芯片ID，與行地址同步鎖存

九、BA、BG

BA與BG的協(xié)同設計是DDR高帶寬、大容量的基石：BA解決“微觀”并行，BG實現(xiàn)“宏觀”流水。

十、PAR

奇偶校驗(Parity Check)

功能原理：

PAR引腳接收內存控制器生成的奇偶校驗位，該位基于當前時鐘周期內所有命令和地址信號(如CS_n、CKE、ODT、BG/BA、A[17:0]等)的二進制值計算得出(通常采用偶校驗)

若信號中“1”的數(shù)量為奇數(shù)，則校驗位=1;若為偶數(shù)，則校驗位=0。

錯誤檢測：

DRAM內部重新計算校驗值，并與PAR輸入比對。若不一致，則觸發(fā)錯誤標志(通過ALERT_n引腳拉低通知控制器)

動態(tài)使能控制：

可通過模式寄存器(MR) 配置啟用或禁用校驗功能

禁用時，PAR引腳狀態(tài)被忽略，不參與校驗流程。