文章來源：Jeff的芯片世界

原文作者：Jeff的芯片世界

本文介紹了CMOS中的閂鎖效應與解決措施。

什么是閂鎖效應

閂鎖效應（Latch-up）是CMOS集成電路中一種危險的寄生效應，可能導致芯片瞬間失效甚至永久燒毀。它的本質是由芯片內部的寄生PNP和NPN雙極型晶體管（BJT）相互作用，形成類似可控硅（SCR）的結構，在特定條件下觸發(fā)低阻抗通路，使電源（VDD）和地（GND）之間短路，引發(fā)大電流失控。

這種現(xiàn)象在早期CMOS工藝中尤為突出，但隨著制程優(yōu)化（如阱隔離、保護環(huán)設計等），現(xiàn)代芯片的閂鎖風險已大幅降低。然而，在高壓、高速或惡劣環(huán)境（如高溫、ESD沖擊）下，閂鎖仍可能被意外觸發(fā)，成為半導體可靠性設計的重要挑戰(zhàn)。

閂鎖效應的產生與防護

閂鎖的核心機制源于CMOS結構中的寄生四層PNPN結構。NMOS的源/漏區(qū)（N+）與P型襯底形成NPN晶體管，PMOS的源/漏區(qū)（P+）與N阱形成PNP晶體管，而襯底電阻（Rsub）和阱電阻（Rwell）則提供了正反饋路徑。當外部干擾（如電壓瞬變、ESD靜電）使其中一個寄生BJT導通，另一個BJT的基極電流會被放大，形成正反饋循環(huán)，最終導致SCR“鎖定”在導通狀態(tài)。此時，即使觸發(fā)信號消失，大電流仍會持續(xù)，直至芯片過熱損壞。

為應對這一問題，半導體行業(yè)采取了多種防護措施。在工藝層面，通過增加阱和襯底接觸、使用保護環(huán)（Guard Ring）以及逆向摻雜阱來降低寄生電阻并阻斷載流子擴散。在電路設計層面，電源去耦電容、ESD防護器件（如TVS二極管）以及優(yōu)化的版圖布局（如確保NMOS靠近GND、PMOS靠近VDD）都能有效抑制閂鎖效應。

閂鎖效應的實際影響與行業(yè)應對

閂鎖效應可能導致芯片突然失效，表現(xiàn)為電流激增、功能紊亂甚至永久損壞。在高溫或高壓環(huán)境下，這種風險尤為顯著。為評估芯片的抗閂鎖能力，行業(yè)采用JEDEC78測試和ESD模擬等標準方法，通過施加脈沖電流或電壓來測量觸發(fā)閾值和維持電流，確保芯片在極端條件下的可靠性。

閂鎖效應是CMOS工藝的固有挑戰(zhàn)，但通過工藝改進、電路優(yōu)化和嚴格測試，其風險已大幅降低。