如何解決觸發(fā)器亞穩(wěn)態(tài)問題？
亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩(wěn)定在某個正確的電平上。在亞穩(wěn)態(tài)期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。
解決方法主要有：
(1) 降低系統(tǒng)時鐘；
(2) 用反應更快的觸發(fā)器（FF），鎖存器（LATCH）；
(3) 引入同步機制，防止亞穩(wěn)態(tài)傳播；
(4) 改善時鐘質量，用邊沿變化快速的時鐘信號；
(5) 使用工藝好、時鐘周期裕量大的器件。
聲明：本文內容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權轉載。文章觀點僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用，如有內容侵權或者其他違規(guī)問題，請聯(lián)系本站處理。
舉報投訴
-
觸發(fā)器
+關注
關注
14文章
2048瀏覽量
62871 -
亞穩(wěn)態(tài)
+關注
關注
0文章
47瀏覽量
13628
原文標題：【M博士問答】如何解決亞穩(wěn)態(tài)？
文章出處：【微信號：Mouser-Community，微信公眾號：貿澤電子設計圈】歡迎添加關注！文章轉載請注明出處。
發(fā)布評論請先 登錄
相關推薦
熱點推薦
xilinx資料：利用IDDR簡化亞穩(wěn)態(tài)
`作者：Primitivo Matas Sanz，技術專家，西班牙馬德里Telefonica I+D 公司，技術專家現(xiàn)身說教，使用觸發(fā)器鏈（賽靈思FPGA 中ILOGIC 塊的組成部分）限制設計中
發(fā)表于 03-05 14:11
FPGA觸發(fā)器的亞穩(wěn)態(tài)認識
的問題。亞穩(wěn)態(tài)的特點: 1. 增加觸發(fā)器進入穩(wěn)定狀態(tài)的時間。 亞穩(wěn)態(tài)的壞處之一是會導致觸發(fā)器的TCO時間比正常情況要大。多出來的時間tR (resolution time) 就是
發(fā)表于 12-04 13:51
如何測量亞穩(wěn)態(tài)
圖3.27所示的是一個觀察D觸發(fā)器亞穩(wěn)態(tài)的電路圖。使用這個電路至少需要一個雙通道示波器。
發(fā)表于 06-08 14:31
?1447次閱讀
什么是單穩(wěn)態(tài)觸發(fā)器_單穩(wěn)態(tài)觸發(fā)器特點以及構成
本文開始介紹了什么是單穩(wěn)態(tài)觸發(fā)器以及單穩(wěn)態(tài)觸發(fā)器的電路組成，其次闡述了單穩(wěn)態(tài)觸發(fā)器特點、門電路構
發(fā)表于 03-27 09:24
?7.9w次閱讀
單穩(wěn)態(tài)觸發(fā)器的用途_單穩(wěn)態(tài)觸發(fā)器的應用
本文開始介紹了單穩(wěn)態(tài)觸發(fā)器的概念，其次闡述了單穩(wěn)態(tài)觸發(fā)器工作特點和單穩(wěn)態(tài)觸發(fā)器的用途，最后介紹了
單穩(wěn)態(tài)觸發(fā)器有哪些_單穩(wěn)態(tài)觸發(fā)器工作原理介紹
本文開始闡述了單穩(wěn)態(tài)觸發(fā)器工作特點和單穩(wěn)態(tài)觸發(fā)器的分類，其次闡述了單穩(wěn)態(tài)觸發(fā)器工作原理，最后介紹
單穩(wěn)態(tài)觸發(fā)器芯片有哪些_單穩(wěn)態(tài)觸發(fā)器工作原理
本文主要介紹了單穩(wěn)態(tài)觸發(fā)器芯片有哪些_單穩(wěn)態(tài)觸發(fā)器工作原理。單穩(wěn)態(tài)觸發(fā)器只有一個穩(wěn)定狀態(tài)，一個暫
簡述FPGA中亞穩(wěn)態(tài)的產(chǎn)生機理及其消除方法
亞穩(wěn)態(tài)的概念 亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)引時，既無法預測該單元的輸出電平，也無法預測
FPGA設計的D觸發(fā)器與亞穩(wěn)態(tài)
本系列整理數(shù)字系統(tǒng)設計的相關知識體系架構，為了方便后續(xù)自己查閱與求職準備。對于FPGA和ASIC設計中，D觸發(fā)器是最常用的器件，也可以說是時序邏輯的核心，本文根據(jù)個人的思考歷程結合相關書籍內容和網(wǎng)上文章，聊一聊D觸發(fā)器與亞穩(wěn)態(tài)的
D觸發(fā)器與亞穩(wěn)態(tài)的那些事
本系列整理數(shù)字系統(tǒng)設計的相關知識體系架構，為了方便后續(xù)自己查閱與求職準備。對于FPGA和ASIC設計中，D觸發(fā)器是最常用的器件，也可以說是時序邏輯的核心，本文根據(jù)個人的思考歷程結合相關書籍內容和網(wǎng)上文章，聊一聊D觸發(fā)器與亞穩(wěn)態(tài)的
兩級觸發(fā)器同步，就能消除亞穩(wěn)態(tài)嗎？
兩級觸發(fā)器同步，就能消除亞穩(wěn)態(tài)嗎？ 兩級觸發(fā)器同步可以幫助消除亞穩(wěn)態(tài)。本文將詳細解釋兩級觸發(fā)器同步原理、
單穩(wěn)態(tài)觸發(fā)器的主要用途 單穩(wěn)態(tài)觸發(fā)器的功能和特點
單穩(wěn)態(tài)觸發(fā)器（也稱為單穩(wěn)態(tài)多譜儀或單穩(wěn)態(tài)穩(wěn)定器）是一種重要的數(shù)字電路元件，用于在輸入觸發(fā)信號的變
單穩(wěn)態(tài)觸發(fā)器的暫穩(wěn)態(tài)時間與什么有關
單穩(wěn)態(tài)觸發(fā)器是一種能夠在某個時間間隔內將輸入信號的電平轉換為期望的輸出信號電平的數(shù)字電路。在單穩(wěn)態(tài)觸發(fā)器中，暫穩(wěn)態(tài)時間是指當
單穩(wěn)態(tài)觸發(fā)器暫穩(wěn)態(tài)由什么來維持
單穩(wěn)態(tài)觸發(fā)器（Monostable Trigger）是一種數(shù)字電路，它在接收到一個觸發(fā)信號后，能夠保持輸出狀態(tài)一段時間，然后自動返回到初始狀態(tài)。單穩(wěn)態(tài)
單穩(wěn)態(tài)觸發(fā)器穩(wěn)態(tài)是什么狀態(tài)的
單穩(wěn)態(tài)觸發(fā)器，也稱為單穩(wěn)態(tài)多諧振蕩器或單穩(wěn)態(tài)脈沖發(fā)生器，是一種常用的數(shù)字電子元件。關于其
工商網(wǎng)監(jiān)
評論