思爾芯S2C文章

• 思爾芯亮相芯和半導(dǎo)體大會，以數(shù)字前端EDA解決方案應(yīng)對設(shè)計新挑戰(zhàn)2024-10-30 08:05

  

  XTUG20242024年10月25日，芯和半導(dǎo)體用戶大會在上海圓滿落下帷幕，其“集成系統(tǒng)創(chuàng)新，連接智能未來”的主題展現(xiàn)了深遠的洞察力和前瞻性，聚焦于系統(tǒng)設(shè)計分析的前沿領(lǐng)域，并深入探討了AIChiplet系統(tǒng)與高速高頻系統(tǒng)的前沿技術(shù)、成功案例及生態(tài)合作策略。作為國內(nèi)首家數(shù)字EDA供應(yīng)商，思爾芯此次作為芯和重要生態(tài)伙伴受邀出席，并在展會中全面展示了其數(shù)字前端E

  eda 半導(dǎo)體 思爾芯 918瀏覽量

• 解決驗證“最后一公里”的挑戰(zhàn)：芯神覺Claryti如何助力提升調(diào)試效率2024-10-26 08:03

  

  在高度集成化的芯片設(shè)計領(lǐng)域，驗證是確保設(shè)計可靠性和正確性的關(guān)鍵環(huán)節(jié)。然而，電路的實現(xiàn)過程中難免會出現(xiàn)各種缺陷和不符合預(yù)期的行為，這時調(diào)試就顯得尤為重要。調(diào)試不僅是發(fā)現(xiàn)問題后的排查和修復(fù)步驟，更是驗證過程中必不可少的一環(huán)，它幫助工程師找到問題的根源并進行優(yōu)化。隨著設(shè)計復(fù)雜性的提升，調(diào)試作為驗證的“最后一公里”正面臨越來越多的挑戰(zhàn)。如何有效提升調(diào)試效率，已成為行

  數(shù)字電路 電路設(shè)計 芯片設(shè)計 789瀏覽量

• 解鎖SoC “調(diào)試”挑戰(zhàn)，開啟高效原型驗證之路2024-10-09 08:04

  

  引言由于芯片設(shè)計復(fù)雜度的提升、集成規(guī)模的擴大，以及產(chǎn)品上市時間要求的縮短，使得設(shè)計驗證變得更加困難。特別是在多FPGA環(huán)境中，設(shè)計調(diào)試和驗證的復(fù)雜性進一步增加，傳統(tǒng)的調(diào)試手段難以滿足對高性能、高效率的需求。因此，高效的調(diào)試（Debugging）手段在原型驗證中顯得尤為重要。今天，我們將探討設(shè)計調(diào)試的常見方法，涵蓋從簡單到復(fù)雜的多種調(diào)試。1.原型驗證為什么重要

  soc 芯片 集成電路 驗證 1314瀏覽量

• 快速部署原型驗證：從子卡到調(diào)試的全方位優(yōu)化2024-09-30 08:04

  

  引言原型驗證是一種在FPGA平臺上驗證芯片設(shè)計的過程，通過在FPGA上實現(xiàn)芯片的設(shè)計原型，使得開發(fā)人員可以在硬件完成之前提前開始軟件開發(fā)和系統(tǒng)驗證。然而，如何快速確保在原型驗證平臺上開發(fā)的軟件能夠順利移植到最終芯片上，并完成"bring-up"（即系統(tǒng)啟動并正常運行），成為了開發(fā)團隊面臨的一個重要挑戰(zhàn)。為了實現(xiàn)這一目標，雖然原型驗證具備高性能，能夠快速模擬真

  FPGA 原型驗證 芯片 1435瀏覽量

• 逐浪IDAS 2024：思爾芯展示RISC-V圖形化顯示與聯(lián)合仿真創(chuàng)新2024-09-26 08:07

  

  IDAS20242024年9月23日至24日，備受矚目的第二屆設(shè)計自動化產(chǎn)業(yè)峰會（IDAS2024）在上海張江順利舉行。本次峰會以“逐浪”為主題，與產(chǎn)業(yè)上下游頭部企業(yè)、高校、科研院所等共探EDA及集成電路領(lǐng)域的無限可能。作為國內(nèi)首家數(shù)字EDA企業(yè)，思爾芯受邀亮相此次峰會。展會現(xiàn)場，思爾芯更是以完善的數(shù)字前端EDA解決方案亮相，通過生動的現(xiàn)場Demo體驗，向與

  RISC-V 仿真 思爾芯 735瀏覽量

• 思爾芯攜手騰訊云，以EDA云服務(wù)賦能芯片設(shè)計，共促數(shù)字經(jīng)濟2024-09-10 08:04

  

  2024年9月5日至6日，騰訊全球數(shù)字生態(tài)大會在深圳國際會展中心盛大召開，大會以“智啟新機云驅(qū)增長”為核心議題，大會以“智啟新機，云驅(qū)增長”為主題，深入探討了數(shù)字化轉(zhuǎn)型下的產(chǎn)業(yè)新機遇，作為國內(nèi)首家數(shù)字EDA（電子設(shè)計自動化）企業(yè)，思爾芯（S2C）受邀亮相大會現(xiàn)場，通過展示其完善的數(shù)字前端EDA解決方案及與騰訊云聯(lián)合推出的EDA上云方案，為芯片設(shè)計行業(yè)注入強勁

  eda 云服務(wù) 思爾芯 芯片設(shè)計 1027瀏覽量

• 思爾芯加入甲辰計劃，持續(xù)助力共推 RISC-V 生態(tài)2024-09-05 08:05

  

  2024年09月05日，作為國內(nèi)首家數(shù)字EDA供應(yīng)商，思爾芯（S2C）宣布正式加入甲辰計劃(RISC-VProsperity2036)。思爾芯將利用其芯神瞳原型驗證系統(tǒng)，為包括SG2380和香山在內(nèi)的高性能RISC-V處理器及IP提供演示平臺，助力業(yè)界開發(fā)符合各類商業(yè)應(yīng)用的解決方案。“甲辰計劃”由ASE實驗室、PLCT實驗室和算能（Sophgo）聯(lián)合發(fā)起，旨

  eda RISC-V 思爾芯 956瀏覽量

• 形式驗證如何加速超大規(guī)模芯片設(shè)計？2024-08-30 12:45

  

  引言隨著集成電路規(guī)模的不斷擴大，從設(shè)計到流片（Tape-out）的全流程中，驗證環(huán)節(jié)的核心地位日益凸顯。有效的驗證不僅是設(shè)計完美的基石，更是確保電路在實際應(yīng)用中穩(wěn)定運行的保障。尤為關(guān)鍵的是，邏輯或功能錯誤是導(dǎo)致流片失敗的首要原因，占比高達50%。功能驗證正是解決這一難題的利器，它助力工程師精準識別邏輯設(shè)計漏洞、性能不達標問題以及設(shè)計代碼中的功能缺陷，從而最大

  IC 芯片設(shè)計 集成電路 1106瀏覽量

• 思爾芯亮相RISC-V中國峰會，展示架構(gòu)建模與混合仿真驗證方法2024-08-30 12:44

  

  NEWS2024RISC-V中國峰會2024年8月21-23日，思爾芯亮相第四屆RISC-V中國峰會，與全球RISC-V生態(tài)伙伴共同探討了AI時代RISC-V架構(gòu)的未來發(fā)展。峰會期間，由于近期思爾芯在架構(gòu)設(shè)計軟件的研發(fā)上取得了進展，該項目的成員——產(chǎn)品經(jīng)理梁琪與研發(fā)工程師被邀請至演講臺，他們?yōu)榕c會者帶來了題為《基于RISC-V的架構(gòu)建模及混合仿真驗證方法》的

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• 思爾芯賽題正式發(fā)布，邀你共戰(zhàn)EDA精英挑戰(zhàn)賽！2024-08-03 08:24

  

  賽題發(fā)布COMPETITIONRELEASE2024中國研究生創(chuàng)芯大賽·EDA精英挑戰(zhàn)賽（原“集成電路EDA設(shè)計精英挑戰(zhàn)賽”）現(xiàn)已正式拉開帷幕。作為核心出題企業(yè)之一思爾芯（S2C），已經(jīng)為你們準備了全新的挑戰(zhàn)。今年的賽題，我們更加聚焦于數(shù)字集成電路設(shè)計的核心領(lǐng)域，直擊當(dāng)前超大規(guī)模設(shè)計下硬件仿真的技術(shù)難點：設(shè)計并優(yōu)化一種高效的超圖分割算法。該技術(shù)可以加速設(shè)計驗

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