幾年前，筆者在自動測試設備 （ATE） 領導者 Teradyne 工作時，經(jīng)常會碰到一個根本性的兩難抉擇：在生產(chǎn)/測試車間，是通過一件不合格的器件比較好，還是剔除一件合格器件比較好？顯然，這兩個都不是很好的選擇。如果您剔除一件合格器件，那么將導致您的制造廠的產(chǎn)量下降、利潤下滑，繼而造成損失。但是，如果您通過一件不合格的器件，未檢測出的制造缺陷終將會在實際應用階段表現(xiàn)出來，此時修復缺陷所花費用將比在制造車間階段花費的費用高出數(shù)倍之多，從而影響利潤，更嚴重的是影響客戶口碑。
　　以上這些在今天依然適用，而且有過之而無不及。最近的統(tǒng)計數(shù)據(jù)表明：制造完成后，測試芯片是否存在制造缺陷（與不存在設計缺陷相比）的成本已增至制造成本的 40%。
　　以上諸多因素推動了電子行業(yè)能夠想方設法在設計階段就將可測試性置入芯片，從而降低測試成本。該方法稱為可測試性設計 （DFT），其具有以下作用：
　　確保檢測出電路中所有的故障
　　減少測試開發(fā)相關的成本和時間
　　減少測試制造芯片所需的執(zhí)行時間
　　總體而言，隨著時間的推移，行業(yè)內(nèi)出現(xiàn)兩種形式的 DFT：ad-hoc DFT 和結(jié)構化 DFT。
　　Ad-hoc DFT 包括一套提倡“良好”設計規(guī)范的規(guī)則，旨在簡化和加速測試流程。例如，提供置位和復位信號，使得所有觸發(fā)器均可初始化；避免引起振蕩的異步邏輯反饋；邏輯門設計應注意避免扇入數(shù)過大（扇入數(shù)過大會導致難以觀察輸入和控制輸出），或是為難以控制的信號提供測試控制。例如，長計數(shù)器產(chǎn)生的信號需要很多個時鐘周期進行控制，這就需要增加測試序列的長度。一般而言，ad-hoc DFT 不會增加邏輯，即不會在設計中消耗硅。
　　結(jié)構化 DFT：掃描和 BIST
　　在一些流程中，結(jié)構化 DFT 將引入額外的測試邏輯。最常用的結(jié)構化方法是掃描和內(nèi)置自測試 （BIST）。
　　1973 年，Williams 和 Angell 首次提及“掃描”一詞。相較于組合設計，時序電路通常難以測試。掃描方法的主要原理是將內(nèi)部存儲元件作為一個移位寄存器鏈的一部分，從而通過串行移位進行控制和觀察。在掃描鏈中，測試任何電路的主要問題是減少寄存器之間的組合邏輯?；静僮魇菍⒚總€觸發(fā)器轉(zhuǎn)變?yōu)閽呙杓拇嫫?。唯一的成本是額外增加一個多路復用器。在正常模式下，觸發(fā)器將以常規(guī)方式運作。在掃描模式下，觸發(fā)器將用作移位寄存器?？梢話呙栎敵鲇|發(fā)器中的內(nèi)容，也可以掃描輸入新的值。更重要的是，該方法支持開發(fā)自動測試模式生成器 （ATPG），并且可減少耗時繁瑣的測試向量創(chuàng)建工作。
　　隨著時間推移，電路復雜程度不斷增加，與測試程序開發(fā)成本相同，90年代的VLSI設計以及千禧年的SoC芯片，其測試設備成本和軟件開發(fā)成本都大幅飆升。只需考慮：
　　超高且依舊不斷增加的芯片邏輯/管腳比例使得我們更加難以準確控制和觀察器件內(nèi)部的工作狀況，對于測試而言尤為如此
　　SoC 器件越來越密集，工藝技術節(jié)點間的壓降更快
　　測試模式生成和應用變得極長
　　大量的測試數(shù)據(jù)必須存儲在 ATE 中
　　全速測試（GHz 級）越來越困難，價格極其昂貴
　　不熟悉被測設計 （DUT） 門級結(jié)構，這是由于硬件描述語言HDL的邏輯自動被綜合，因而帶來了可測試性插入問題。
　　專業(yè)測試工程師嚴重缺乏
　　為應對這一不可阻擋的趨勢，業(yè)內(nèi)將部分測試儀的功能集成到芯片上，并命名為 BIST。BIST 降低了復雜度，繼而又通過以下兩種方式降低成本和減少對外部（已編程模式）測試設備的依賴：
　　減少測試周期持續(xù)時間
　　減少由測試儀控制驅(qū)動/檢查的 I/O 信號數(shù)目，從而降低測試/探查設置的復雜度。
　　然后，BIST 就可實現(xiàn)全速（GHZ 級）測試電路，而后進行更為徹底的檢查。
　　基本方法是將“優(yōu)良”測試結(jié)果（響應）壓縮成一個“標志”，并將偽隨機（偽窮舉）模式生成器 （PRG） 應用到芯片上。BIST 本質(zhì)上是將模式生成和響應評估集成到芯片上。
　　最主流的 BIST 方法中，為邏輯模塊施加輸入時，經(jīng)修改的掃描單元生成偽隨機測試向量，并接著收集輸出標志（借助一個線性反饋移位寄存器）。BIST 示例包括用于生成偽隨機序列的 LFSR（線性反饋移位寄存器）和用于生成所測電路標志的 MISR（多輸入特性寄存器）。
　　雖然 BIST 占用更多的硅片面積和驗證周期（偽隨機），但節(jié)省了測試向量的生成和存儲成本。而且，由于其常常在全時鐘頻率下運行，BIST 通常占用的運行時間會較少。
　　DFT 驗證
　　掃描和 BIST 設計通常是在設計的功能驗證正確之后被合并到設計中。遺憾的是，片上測試架構（即掃描鏈、BIST 結(jié)構和壓縮/解壓邏輯）的插入可能影響到其自身的功能正確性。因而，必須在植入 DFT 之后執(zhí)行門級設計驗證。