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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>H.264中自適應(yīng)二進(jìn)制算術(shù)編碼的IP核設(shè)計(jì)及其FPGA驗(yàn)證

      H.264中自適應(yīng)二進(jìn)制算術(shù)編碼的IP核設(shè)計(jì)及其FPGA驗(yàn)證

      2009-09-03 | rar | 601 | 次下載 | 5積分

      資料介紹

      闡述H.264/AVC 二進(jìn)制算術(shù)編碼的原理，論述此編碼的IP 核設(shè)計(jì)方案及其FPGA 驗(yàn)證。整個(gè)設(shè)計(jì)使用VerilogHDL 語(yǔ)言描述，在 ALDEC 的Active_HDL6.2 平臺(tái)上進(jìn)行時(shí)序仿真，在 Synplicity 的Synplify7.0平臺(tái)上進(jìn)行綜合。設(shè)計(jì)充分利用了硬件并行性，并進(jìn)行關(guān)鍵路徑優(yōu)化和復(fù)用器重構(gòu)算法優(yōu)化，通過(guò)實(shí)際驗(yàn)證證明了設(shè)計(jì)的高效性和可行性
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