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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>FPGA時鐘分配網(wǎng)絡設計技術(shù)

      FPGA時鐘分配網(wǎng)絡設計技術(shù)

      2010-08-06 | rar | 220 | 次下載 | 3積分

      資料介紹

      本文闡述了用于FPGA的可優(yōu)化時鐘分配網(wǎng)絡功耗與面積的時鐘布線結(jié)構(gòu)模型。并在時鐘分配網(wǎng)絡中引入數(shù)字延遲鎖相環(huán)減少時鐘偏差，探討了FPGA時鐘網(wǎng)絡中鎖相環(huán)的實現(xiàn)方案。
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