FPGA 內(nèi)部時(shí)鐘處理的常見(jiàn)設(shè)計(jì)方法

　　前言： 目前的 fpga 功能越來(lái)越強(qiáng)大，在 FPGA 內(nèi)部對(duì)時(shí)鐘的處理使用比較普遍。其時(shí)鐘處理內(nèi)容根據(jù)不同的應(yīng)用場(chǎng)合與不同的設(shè)計(jì)需求包含倍頻或者分頻。下面是比較常用的FPGA內(nèi)部實(shí)現(xiàn)時(shí)鐘處理的一些基本思想及經(jīng)驗(yàn)與大家交流。希望與大家一起交流提高。這里主要以 Altera 的 FPGA 為例說(shuō)明，對(duì) Xilinx 的 FPGA 說(shuō)明相對(duì)較少，需要的可以參見(jiàn) Xilinx 的相關(guān)文檔。 1 倍頻時(shí)鐘的倍頻： 在 FPGA 內(nèi)部實(shí)現(xiàn)倍頻一般采用外部時(shí)鐘輸入根據(jù)項(xiàng)目不同的需要可以倍頻到不同的時(shí)鐘頻率（低時(shí)鐘速率到高速時(shí)鐘頻率）。 例如外部晶振輸入 27M，在 fpga 內(nèi)部倍頻至 54M，或者 81M，而不同的 FPGA 廠家實(shí)現(xiàn)的機(jī)制不盡相同。在 Xilinx 的 FPGA 內(nèi)部實(shí)現(xiàn)時(shí)直接調(diào)用 DCM（數(shù)字時(shí)鐘處理模塊）可以實(shí)現(xiàn)， 在 ISE 界面下可以直接實(shí)現(xiàn)。而 Altera 的 FPGA 內(nèi)部實(shí)現(xiàn)倍頻則需要內(nèi)部的 PLL，方法與步驟參考圖 1 與圖 2.客觀一點(diǎn)來(lái)講，PLL 的性能相對(duì) DCM 有一定的優(yōu)勢(shì)，因?yàn)?PLL 是模擬鎖相環(huán)，而 Xilinx 的 DCM 采用的 DLL 為數(shù)字鎖相環(huán)。兩者的性能比較有興趣的可參考相關(guān)文檔。注：下面的 Megawizard 使用流程同樣適合其他的 Altera 的 Mega-core。這里可以根據(jù)用戶需求生成相應(yīng)的 Mega-core，例如 RAM，F(xiàn)IFO 等。