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通過(guò)本章十個(gè)階段的練習(xí)，一定能逐步掌握 Verilog HDL 設(shè)計(jì)的要點(diǎn)。我們可以先理解樣板模塊中每一條語(yǔ)句的作用，然后對(duì)樣板模塊進(jìn)行綜合前和綜合后仿真，再獨(dú)立完成每一階段規(guī)定的練習(xí)。當(dāng)十個(gè)階段的練習(xí)做完后，便可以開(kāi)始設(shè)計(jì)一些簡(jiǎn)
單的邏輯電路和系統(tǒng)。很快我們就能過(guò)渡到設(shè)計(jì)相當(dāng)復(fù)雜的數(shù)字邏輯系統(tǒng)。當(dāng)然，復(fù)雜的數(shù)字邏輯系統(tǒng)的設(shè)計(jì)和驗(yàn)證，不但需要系統(tǒng)結(jié)構(gòu)的知識(shí)和經(jīng)驗(yàn)的積累，還需要了解更多的語(yǔ)法現(xiàn)象和掌握高級(jí)的 Verilog HDL 系統(tǒng)任務(wù)，以及與 C 語(yǔ)言模塊接口的方法（即 PLI），這些已超出的本書(shū)的范圍。有興趣的同學(xué)可以閱讀 Verilog 語(yǔ)法參考資料和有關(guān)文獻(xiàn)，自己學(xué)習(xí)，我們將在下一本書(shū)中介紹 Verilog 較高級(jí)的用法。
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