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      電子發(fā)燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>使用FPGA實現(xiàn)800Mbps準循環(huán)LDPC碼譯碼器的詳細資料說明

      使用FPGA實現(xiàn)800Mbps準循環(huán)LDPC碼譯碼器的詳細資料說明

      2021-01-22 | rar | 0.56 MB | 次下載 | 免費

      資料介紹

      　　本文提出了一種適用于準循環(huán)低密度校驗碼的低復雜度的高并行度譯碼器架構。通常準循環(huán)低密度校驗碼不適于設計有效的高并行度高吞吐茸譯碼器。我們通過利用準循環(huán)低密度校驗碼的奇偶校驗矩陣的結構特點，將其轉化為塊準循環(huán)結構，從而能夠并行化處理譯碼算法的行與列操作。使用這個架構，我們在Xilinx Virtex-5 LX330 FPGA上實現(xiàn)了（8176，7154）有限幾何LDPC碼的譯碼器，在15次迭代的條件下其譯碼吞吐量達到800Mbps。

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