介紹了VHDL語言的特點(diǎn)及優(yōu)勢(shì)，表明了EDA技術(shù)的先進(jìn)性，采用自上而下的設(shè)計(jì)思路，運(yùn)用分模塊的設(shè)計(jì)方法設(shè)計(jì)了數(shù)字時(shí)鐘系統(tǒng)，并在QuartusⅡ環(huán)境下進(jìn)行編譯和仿真，完成了24 h計(jì)時(shí)和輔助功能設(shè)計(jì)，證明了方案的可行性，體現(xiàn)出了“硬件設(shè)計(jì)軟件化”的新趨勢(shì)。

　 系統(tǒng)的模塊框圖

　　如圖l所示，采用白頂向下的設(shè)計(jì)方法141，通過對(duì)功能框圖的分析，將系統(tǒng)分模塊來進(jìn)行設(shè)計(jì)，然后冉通過例化語句完成各模塊間的銜接，最終實(shí)現(xiàn)了頂層描述，完成系統(tǒng)預(yù)定功能。

　 系統(tǒng)的工作流程描述

　　如圖1，時(shí)鐘系統(tǒng)具有一個(gè)使能端en、一個(gè)異步清零端clr以及時(shí)鐘脈沖輸入端clk。由6個(gè)計(jì)數(shù)器分別完成小時(shí)、分鐘、秒的計(jì)時(shí)，并分別通過數(shù)據(jù)選擇器的6個(gè)輸入端送入選擇器，數(shù)據(jù)選擇器的使能端由一個(gè)模為六的計(jì)數(shù)器控制，輪流選中數(shù)據(jù)選擇器的6個(gè)輸入端，這樣，6個(gè)輸入端口的數(shù)據(jù)在數(shù)據(jù)選擇器的輸出端口就得到了串行輪流的輸出。此輸出作為七段顯示譯碼器的字符輸入端，經(jīng)譯碼后在數(shù)碼管顯示電路上顯示m對(duì)應(yīng)字形。數(shù)碼管顯示電路上的6個(gè)數(shù)碼管同樣采用輪流點(diǎn)亮的方式。南于循環(huán)的速度非?？?，所以肉眼看起來仍然是同時(shí)顯示的感覺。