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賽靈思可編程器件含有數(shù)百萬個邏輯單元 (LC)，并且集成的現(xiàn)代復(fù)雜電子系統(tǒng)也與日俱增。本高效設(shè)計方法指南提供了一整套最佳做法，旨在于較短的設(shè)計周期內(nèi)完成此類復(fù)雜系統(tǒng)的創(chuàng)建。
本方法指南主要圍繞下列概念展開：
? 使用并行開發(fā)流程來提供有價值的差分邏輯，使您的產(chǎn)品在市場中脫穎而出，并提供 shell 用于將此類差分邏輯與 生態(tài)系統(tǒng)其余部分有機(jī)整合。
? 廣泛使用基于 C 語言的 IP 開發(fā)流程實(shí)現(xiàn)差分邏輯，使仿真速度較 RTL 仿真成倍增長，并提供時序精確且經(jīng)過最優(yōu) 化的 RTL。
? 使用現(xiàn)有預(yù)驗(yàn)證的塊級和組件級 IP 來快速構(gòu)建 shell，將差分邏輯封裝到系統(tǒng)中。
? 使用腳本來實(shí)現(xiàn)從設(shè)計精確性驗(yàn)證到 FPGA 編程在內(nèi)整個流程的高度自動化。
本方法指南主要圍繞下列概念展開：
? 使用并行開發(fā)流程來提供有價值的差分邏輯，使您的產(chǎn)品在市場中脫穎而出，并提供 shell 用于將此類差分邏輯與 生態(tài)系統(tǒng)其余部分有機(jī)整合。
? 廣泛使用基于 C 語言的 IP 開發(fā)流程實(shí)現(xiàn)差分邏輯，使仿真速度較 RTL 仿真成倍增長，并提供時序精確且經(jīng)過最優(yōu) 化的 RTL。
? 使用現(xiàn)有預(yù)驗(yàn)證的塊級和組件級 IP 來快速構(gòu)建 shell，將差分邏輯封裝到系統(tǒng)中。
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