本文在介紹了經(jīng)典全數(shù)字鎖相環(huán)（all digital PLL, ADPLL）的基礎(chǔ)上，提出了具
有捕獲鎖定未知輸入信號頻率功能的ADPLL，使用方便，應(yīng)用廣泛。本文詳盡的描述了系統(tǒng)的工作原理和關(guān)鍵部件的設(shè)計，通過計算機進行了仿真驗證，并在可編程邏輯器件（FPGA）中予以實現(xiàn)。
關(guān)鍵詞：全數(shù)字鎖相環(huán)（ADPLL） 鑒頻器 異或門鑒相器（XORPD）鑒頻鑒相器（PFD）鎖相環(huán)路（Phase-Locked Loop, PLL）是一個能夠跟蹤輸入信號相位的閉環(huán)自動控制系統(tǒng)[2]，是由鑒相器、環(huán)路濾波器和壓控振蕩器三個基本部分組成的一個負反饋環(huán)路，用于實現(xiàn)兩個信號的相位同步。其廣泛用于通信、無線電及電力系統(tǒng)自動化等領(lǐng)域，實現(xiàn)信號處理、調(diào)制解調(diào)、時鐘同步、倍頻、頻率綜合等功能。
在目前的全數(shù)字鎖相環(huán)中，只有74XX297 型ADPLL 芯片是用HDL 語言來實現(xiàn)的[1] [2][3]，在其改進的類似設(shè)計中[4][5][6]，都是在已知輸入信號的頻率的前提下，對ADPLL 編寫N 模計數(shù)器的數(shù)值，從而得到需要的輸出信號。本文提出了一種改進的設(shè)計，能夠完全使用硬件描述語言（HDL）來實現(xiàn)全數(shù)字邏輯電路，達到對輸入信號的快速捕獲和鎖定，增加了獨特的鑒頻模塊；采用鑒頻鑒相器，替代了原有的異或門鑒相器和邊沿鑒相器；調(diào)整濾波計數(shù)器以適應(yīng)鑒頻鑒相器的需要，使PLL 能夠適應(yīng)不同頻率、不同相位差的復(fù)雜信號環(huán)境，使用更加方便，應(yīng)用更加廣泛。