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      基于ASIC的高速Viterbi譯碼器設(shè)計

      2017-11-11 | rar | 0.91 MB | 次下載 | 免費

      資料介紹

      　　針對無線通信系統(tǒng)中對于高頻率、高吞吐量的要求，提出了一種基于ASIC的高速Viterbi譯碼器實現(xiàn)方案。該譯碼器在約束度小于等于9的情況下，采用全并行結(jié)構(gòu)的加比選模塊。性能分析結(jié)果表明，在SMIC 40 nm工藝，通過使用Synopsys Design Compiler對RTL代碼進行邏輯綜合，該譯碼器在時鐘頻率為166 MHz情況下，最終得到面積為0.2 mrTi2，功耗為18 mW，吞吐量達到82 Mbps。

      基于ASIC的高速Viterbi譯碼器設(shè)計

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