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標(biāo)簽 > 仿真器
仿真器(emulator)以某一系統(tǒng)復(fù)現(xiàn)另一系統(tǒng)的功能。與計(jì)算機(jī)模擬系統(tǒng)(Computer Simulation)的區(qū)別在于,仿真器致力于模仿系統(tǒng)的外在表現(xiàn)、行為,而不是模擬系統(tǒng)的抽象模型。
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Questasim與Visualizer的livesim仿真如何啟動(dòng)呢?
Live-Simulation (live-sim)模式允許Visualizer調(diào)試環(huán)境與Questasim進(jìn)行交互操作,此模式將Visualizer ...
基于RA6M3-HMI-Board實(shí)現(xiàn)智能會(huì)議控制面板系統(tǒng)
會(huì)議室是辦公室里重要的場(chǎng)地,為決策,溝通,協(xié)調(diào)等提供了必要的工作場(chǎng)所。在會(huì)議室里有很多信息化的設(shè)備,為會(huì)議提供了各種高效而便利的環(huán)境。
蟻群算法在驗(yàn)證用例自動(dòng)化回歸中的應(yīng)用有哪些?
如今的芯片規(guī)模越來(lái)越大,功能也愈加復(fù)雜。相應(yīng)的驗(yàn)證用例也越來(lái)越復(fù)雜,用例動(dòng)態(tài)仿真耗時(shí)也隨之增加,而且個(gè)數(shù)有時(shí)動(dòng)輒上百個(gè)。
UVM消息打印機(jī)制打印的時(shí)間跟波形時(shí)間不一樣是怎么回事呢?
前面討論過(guò)$time和$realtime顯示時(shí)間時(shí),log信息中顯示的時(shí)間會(huì)跟仿真波形不一致,有一些差異
介紹幾種嵌入式開(kāi)發(fā)中常見(jiàn)的調(diào)試接口和仿真器
JTAG(Joint Test Action Group,聯(lián)合測(cè)試行動(dòng)小組)是一種國(guó)際標(biāo)準(zhǔn)測(cè)試協(xié)議(IEEE 1149.1兼容),主要用于芯片內(nèi)部測(cè)試。...
由于 TI 的 DSP 燒寫要比單片機(jī)略微復(fù)雜,很多客戶對(duì)燒寫不是很熟悉,所以我們將燒寫方法做一個(gè)簡(jiǎn)單的介紹。DSP 一般采用的是在線燒寫方法,即在電路...
仍然以8個(gè)8bit的數(shù)為例來(lái)介紹冒泡排序,因此數(shù)據(jù)的輸入和輸出位寬均為64bit(8*8bit),使用valid信號(hào)來(lái)標(biāo)識(shí)數(shù)據(jù)有效,整個(gè)實(shí)現(xiàn)采用流水線的方式。
大家都知道,芯片設(shè)計(jì)和生產(chǎn)是一個(gè)非常復(fù)雜的過(guò)程。光一臺(tái)生產(chǎn)芯片的光刻機(jī)就包含了約10萬(wàn)個(gè)零部件。
2023-10-07 標(biāo)簽:TSMCEDA工具芯片設(shè)計(jì) 3.1萬(wàn) 0
systemverilog:logic比reg更有優(yōu)勢(shì)?
在systemverilog協(xié)議中,logic定義四態(tài)值,即向量(vector)的每個(gè)位(bit)可以是邏輯0, 1, Z或X,與verilog協(xié)議中的...
2023-09-28 標(biāo)簽:驅(qū)動(dòng)器仿真器RTL 3.1k 0
vscode運(yùn)行qemu-vexpress-a9 qemu仿真環(huán)境F5后報(bào)錯(cuò)處理方法
修改.vscode下launch.json中qemu debug為qemu simulator,preLaunchTask為調(diào)試前的任務(wù)執(zhí)行,找task...
2023-09-28 標(biāo)簽:仿真器Ubuntu系統(tǒng)qemu 1.8k 0
如何脫離Vivado建立單獨(dú)仿真環(huán)境軟件呢?
FPGA項(xiàng)目開(kāi)發(fā)的過(guò)程中,需要完成設(shè)計(jì)代碼開(kāi)發(fā)、驗(yàn)證環(huán)境搭建、仿真分析、板級(jí)驗(yàn)證等操作,在這個(gè)過(guò)程中,許多操作雖然必不可少但是步驟是重復(fù)的。
2023-09-27 標(biāo)簽:fpgaFPGA設(shè)計(jì)仿真 2.1k 0
N32L40XCL-STB開(kāi)發(fā)板模塊評(píng)測(cè):ADC實(shí)踐之虛擬示波器實(shí)現(xiàn)
本MCU帶12bit 4.5Msps ADC,這在通用MCU中采樣率是比較高的,適合做模擬前端。
2023-09-26 標(biāo)簽:仿真器數(shù)據(jù)寄存器虛擬示波器 2.3k 0
S01_DDR仿真是如何解決低溫死機(jī)問(wèn)題的呢?
DDR設(shè)計(jì)在產(chǎn)品項(xiàng)目中占有舉足輕重的地位,俗話說(shuō),最小系統(tǒng)設(shè)計(jì)成功,那項(xiàng)目就已經(jīng)成功了一大半。
造成傳輸線中信號(hào)衰減的兩種損耗過(guò)程是信號(hào)路徑和返回路徑導(dǎo)線的串聯(lián)電阻,以及有損介質(zhì)材料的并聯(lián)電阻,這些電阻器都與頻率有關(guān)。
上一篇文章《暗藏玄機(jī)的SV隨機(jī)化》介紹了SystemVerilog的各種隨機(jī)化方法,本文將在其基礎(chǔ)上引入SystemVerilog的隨機(jī)約束方法(con...
怎樣使用Verilator進(jìn)行Verilog Lint呢?
FPGA設(shè)計(jì)是無(wú)情的,所以我們需要利用能獲得的任何軟件進(jìn)行檢查
2023-09-20 標(biāo)簽:FPGA設(shè)計(jì)仿真器SDL 3.2k 0
SWD調(diào)試接口復(fù)用成其他功能后無(wú)法連接解決方案-HK32F030M應(yīng)用筆記(十八)
SWD調(diào)試接口復(fù)用成其他功能后無(wú)法連接解決方案-HK32F030M應(yīng)用筆記(十八)
眾所周知,經(jīng)過(guò)一系列工藝制成的芯片,內(nèi)部是復(fù)雜多樣的,其電路中可能存在著很多制造上的缺陷,并且芯片產(chǎn)生故障的原因也是多樣的,可能是連線的短路或開(kāi)路,摻雜...
2023-09-15 標(biāo)簽:仿真器PIN管DFT設(shè)計(jì) 5.1k 0
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