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標(biāo)簽 > 仿真
仿真(Simulation),即使用項(xiàng)目模型將特定于某一具體層次的不確定性轉(zhuǎn)化為它們對(duì)目標(biāo)的影響,該影響是在項(xiàng)目仿真項(xiàng)目整體的層次上表示的。項(xiàng)目仿真利用計(jì)算機(jī)模型和某一具體層次的風(fēng)險(xiǎn)估計(jì),一般采用蒙特卡洛法進(jìn)行仿真。
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靜態(tài)時(shí)序分析:如何編寫(xiě)有效地時(shí)序約束(一)
靜態(tài)時(shí)序分析是一種驗(yàn)證方法,其基本前提是同步邏輯設(shè)計(jì)(異步邏輯設(shè)計(jì)需要制定時(shí)鐘相對(duì)關(guān)系和最大路徑延時(shí)等,這個(gè)后面會(huì)說(shuō))。靜態(tài)時(shí)序分析僅關(guān)注時(shí)序間的相對(duì)關(guān)...
靜態(tài)時(shí)序分析:如何編寫(xiě)有效地時(shí)序約束(二)
靜態(tài)時(shí)序或稱(chēng)靜態(tài)時(shí)序驗(yàn)證,是電子工程中,對(duì)數(shù)字電路的時(shí)序進(jìn)行計(jì)算、預(yù)計(jì)的工作流程,該流程不需要通過(guò)輸入激勵(lì)的方式進(jìn)行仿真。
BJ-EPM240學(xué)習(xí)板:乘法器設(shè)計(jì)實(shí)驗(yàn)
乘法器是模擬式電子式電能表的重要組成部分,也是電能表計(jì)量誤差的最主要來(lái)源。對(duì)時(shí)分割乘法器在諧波條件下的計(jì)量誤差進(jìn)行了定量的研究與分析,根據(jù)時(shí)分割乘法器的...
SF-EP1C學(xué)習(xí)板:PLL配置仿真實(shí)驗(yàn)
鎖相環(huán)在工作的過(guò)程中,當(dāng)輸出信號(hào)的頻率與輸入信號(hào)的頻率相等時(shí),輸出電壓與輸入電壓保持固定的相位差值,即輸出電壓與輸入電壓的相位被鎖住,這就是鎖相環(huán)名稱(chēng)的由來(lái)。
算法:采用MATLAB仿真,分別對(duì)具體的目標(biāo)速度,距離,角度等有一個(gè)深刻的認(rèn)識(shí),掌握如何檢測(cè)判別目標(biāo),升華到如何進(jìn)行一維距離像的識(shí)別,雷達(dá)總體參數(shù)設(shè)計(jì)。
數(shù)字波束形成技術(shù)是天線波束形成原理與數(shù)字信號(hào)處理技術(shù)相結(jié)合的產(chǎn)物,是針對(duì)陣列天線,利用陣列天線的孔徑,通過(guò)數(shù)字信號(hào)處理在期望的方向形成接收波束,其廣泛應(yīng)...
2019-11-12 標(biāo)簽:天線仿真數(shù)字信號(hào) 6.8k 0
介紹了雷達(dá)信號(hào)處理技術(shù)中MTD的基本原理,對(duì)其性能進(jìn)行了分析,并用Simulink構(gòu)建了MTD的仿真模型,分析了在仿真處理過(guò)程中的一些難題及解決途徑,最...
MUSIC算法是一種基于矩陣特征空間分解的方法。從幾何角度講,信號(hào)處理的觀測(cè)空間可以分解為信號(hào)子空間和噪聲子空間,顯然這兩個(gè)空間是正交的。信號(hào)子空間由陣...
對(duì)抗有源強(qiáng)脈沖干擾和工程實(shí)現(xiàn)仿真
熟練掌握MTLAB雷達(dá)信號(hào)處理仿真算法設(shè)計(jì)和最新軟件VIVADO的使用(結(jié)合ISE軟件進(jìn)行過(guò)渡),以及如何使用altium designer或者CADENCE。
雷達(dá)信號(hào)占用的典型頻段是從500兆赫-18吉赫,毫米波雷達(dá)的工作頻率達(dá)到40吉赫甚至更高,雷達(dá)偵察系統(tǒng)事先不能確切知道會(huì)有哪些雷達(dá)將要工作,也不可能知道...
FPGA之硬件語(yǔ)法篇:用Verilog代碼仿真與驗(yàn)證數(shù)字硬件電路
大家都知道軟件設(shè)計(jì)使用軟件編程語(yǔ)言,例如我們熟知的C、Java等等,而FPGA設(shè)計(jì)使用的是HDL語(yǔ)言,例如VHDL和Verilog HDL。說(shuō)的直白點(diǎn),...
在原來(lái)的基礎(chǔ)上繼續(xù)練習(xí)代碼簡(jiǎn)化
FPGA的設(shè)計(jì)流程包括算法設(shè)計(jì)、代碼仿真以及設(shè)計(jì)、板機(jī)調(diào)試,設(shè)計(jì)者以及實(shí)際需求建立算法架構(gòu),利用EDA建立設(shè)計(jì)方案或HD編寫(xiě)設(shè)計(jì)代碼,通過(guò)代碼仿真保證設(shè)...
FPGA視頻教程:SF-EP1C開(kāi)發(fā)板-基于M4K塊的移位寄存器配置仿真實(shí)驗(yàn)
移位寄存器是一種在若干相同時(shí)間脈沖下工作的以觸發(fā)器為基礎(chǔ)的器件,數(shù)據(jù)以并行或串行的方式輸入到該器件中,然后每個(gè)時(shí)間脈沖依次向左或右移動(dòng)一個(gè)比特,在輸出端...
深入淺出玩轉(zhuǎn)FPGA視頻:PLL配置仿真實(shí)驗(yàn)
鎖相環(huán)PLL,用來(lái)統(tǒng)一整合時(shí)鐘信號(hào),使高頻器件正常工作,如內(nèi)存的存取資料等。PLL用于振蕩器中的反饋技術(shù)。 許多電子設(shè)備要正常工作,通常需要外部的輸入信...
FPGA的設(shè)計(jì)流程包括算法設(shè)計(jì)、代碼仿真以及設(shè)計(jì)、板機(jī)調(diào)試,設(shè)計(jì)者以及實(shí)際需求建立算法架構(gòu),利用EDA建立設(shè)計(jì)方案或HD編寫(xiě)設(shè)計(jì)代碼,通過(guò)代碼仿真保證設(shè)...
正點(diǎn)原子開(kāi)拓者FPGA視頻:仿真環(huán)境搭建
仿真(Simulation),即使用項(xiàng)目模型將特定于某一具體層次的不確定性轉(zhuǎn)化為它們對(duì)目標(biāo)的影響,該影響是在項(xiàng)目仿真項(xiàng)目整體的層次上表示的。項(xiàng)目仿真利用...
2019-09-18 標(biāo)簽:fpga計(jì)算機(jī)仿真 1.6k 0
運(yùn)用 FPGA可以實(shí)現(xiàn)板機(jī)調(diào)試、代碼仿真與其他有關(guān)的設(shè)計(jì)操作,確保當(dāng)前的代碼編寫(xiě)方式以及設(shè)計(jì)方案都能符合特定的設(shè)計(jì)需求。 除此以外,關(guān)于設(shè)計(jì)算法應(yīng)當(dāng)將合...
正點(diǎn)原子開(kāi)拓者FPGA視頻:Modelsim軟件的使用
Mentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真軟件,它能提供友好的仿真環(huán)境,是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真...
在計(jì)算機(jī)中,先入先出隊(duì)列是一種傳統(tǒng)的按序執(zhí)行方法,先進(jìn)入的指令先完成并引退,跟著才執(zhí)行第二條指令(指令就是計(jì)算機(jī)在響應(yīng)用戶操作的程序代碼,對(duì)用戶而言是透明的)。
2019-11-28 標(biāo)簽:計(jì)算機(jī)仿真fifo 2.1k 0
用代碼實(shí)現(xiàn)數(shù)字時(shí)鐘功能及進(jìn)行modelsim仿真
ModelSim是業(yè)界最優(yōu)秀的HDL語(yǔ)言仿真軟件,它能提供友好的仿真環(huán)境,是業(yè)界唯一的單內(nèi)核支持VHDL和Verilog混合仿真的仿真器。它采用直接優(yōu)化...
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