完善資料讓更多小伙伴認(rèn)識你,還能領(lǐng)取20積分哦,立即完善>
標(biāo)簽 > 賽靈思
提供賽靈思公司最新的技術(shù)和產(chǎn)品信息,工程師最喜歡的賽靈思技術(shù)社區(qū)
文章:1699個 瀏覽:132963次 帖子:56個
PCIe x8 Gen3在Xilinx Kintex-7 FPGA KC705板上的運(yùn)行演示
演示運(yùn)行x8 Gen3 PCI Express Link的Xilinx Kintex-7 FPGA KC705板。
如何使用Vivado Logic Analyzer與邏輯調(diào)試IP進(jìn)行交互
了解Vivado中的Logic Debug功能,如何將邏輯調(diào)試IP添加到設(shè)計中,以及如何使用Vivado Logic Analyzer與邏輯調(diào)試IP進(jìn)行交互。
Kintex-7 325T FPGA DDR3控制器和接口演示
使用中速Kintex-7 325T FPGA演示DDR3控制器和接口,運(yùn)行速度高于1866 Mbps數(shù)據(jù)速率。
Vivado Design Suite 2017.1的新功能介紹
此視頻重點(diǎn)介紹了新的Vivado Design Suite 2017.1版本的增強(qiáng)功能,包括操作系統(tǒng)和設(shè)備支持,新外觀,部分重新配置廣泛可用性等等......
2018-11-30 標(biāo)簽:賽靈思操作系統(tǒng)vivado 3.2k 0
OpenCL應(yīng)用程序的主機(jī)代碼和內(nèi)核元素
用于異構(gòu)計算的OpenCL標(biāo)準(zhǔn)為實(shí)現(xiàn)OpenCL標(biāo)準(zhǔn)的所有計算設(shè)備定義了基本編程模型。 該視頻介紹了OpenCL應(yīng)用程序的主機(jī)代碼和內(nèi)核元素。 這些...
2018-11-30 標(biāo)簽:賽靈思應(yīng)用程序opencl 2.9k 0
被稱之為“堆疊硅片互聯(lián)技術(shù)”的3D封裝方法采用無源芯片中介層、微凸塊和硅通孔 (TSV)技術(shù),實(shí)現(xiàn)了多芯片可編程平臺。
首次演示新型Xilinx 7系列GTH收發(fā)器,通過背板以13.1 Gb / s的速度運(yùn)行。
在這段視頻中,Nick Difiore解釋了Xilinx FPGA的功能如何允許從機(jī)械顯示切換到電子顯示。
兩種終端系統(tǒng)設(shè)計和集成階段監(jiān)控功耗的方法演示
該視頻演示了兩種在設(shè)計原型設(shè)計階段以及終端系統(tǒng)設(shè)計和集成階段監(jiān)控功耗的方法。 該演示將Maxim解決方案作為電源的一部分進(jìn)行了比較并利用了......
2018-11-26 標(biāo)簽:監(jiān)控賽靈思系統(tǒng)設(shè)計 2.5k 0
Xilinx Spartan-6 FPGA協(xié)處理套件演示
該視頻將向開發(fā)人員介紹Xilinx和Avnet的新平臺,通過XilinxSpartan?-6 FPGA輕松提升TI OMAP或DSP處理器的性能。
FPGA GTH收發(fā)器實(shí)現(xiàn)了10GBASE-KR與Virtex-7 FPGA的電氣一致性
7系列FPGA GTH收發(fā)器實(shí)現(xiàn)了與10GBASE-KR標(biāo)準(zhǔn)100%的電氣一致性。 在本視頻中,您將看到Virtex?-7 FPGA通過24英寸背板的...
Virtex-7 VC709連接功能套件的特點(diǎn)及應(yīng)用介紹
觀看Virtex?-7 FPGA VC709連接功能套件,這是一款40Gb / s平臺,適用于高帶寬和高性能應(yīng)用,包含所有必要的硬件,工具和IP,可在開...
如何將IP模塊整合到System Generator for DSP中
了解如何將Vivado HLS設(shè)計作為IP模塊整合到System Generator for DSP中。 了解如何將Vivado HLS設(shè)計保存為IP...
Zynq-7000 AP SoC ZC706評估套件的特點(diǎn)與應(yīng)用
觀看Zynq-7000 AP SoC ZC706評估套件,這是一款基于收發(fā)器的套件,包含所有必需的硬件,工具和IP,可快速完成對基于收發(fā)器的嵌入式系統(tǒng)的...
如何使用Virtex-7 HT FPGA構(gòu)建CFP2光模塊
Virtex-7 H580T FPGA與CFP2光模塊連接
如何在實(shí)時信號傳輸期間進(jìn)行系統(tǒng)余量分析
如何在不中斷數(shù)據(jù)流的情況下在實(shí)時信號傳輸期間執(zhí)行系統(tǒng)余量分析。
2019-01-21 標(biāo)簽:數(shù)據(jù)賽靈思傳輸 3.9k 0
了解如何使用Tcl命令語言以批處理模式運(yùn)行Vivado HLS并提高工作效率。 該視頻演示了如何從現(xiàn)有的Vivado HLS設(shè)計輕松創(chuàng)建新的Tcl批處理腳本。
用于系統(tǒng)生成器中Vivado HLS IP模塊介紹
了解如何生成Vivado HLS IP模塊,以便在System Generator For DSP中使用。
換一批
編輯推薦廠商產(chǎn)品技術(shù)軟件/工具OS/語言教程專題
| 電機(jī)控制 | DSP | 氮化鎵 | 功率放大器 | ChatGPT | 自動駕駛 | TI | 瑞薩電子 |
| BLDC | PLC | 碳化硅 | 二極管 | OpenAI | 元宇宙 | 安森美 | ADI |
| 無刷電機(jī) | FOC | IGBT | 逆變器 | 文心一言 | 5G | 英飛凌 | 羅姆 |
| 直流電機(jī) | PID | MOSFET | 傳感器 | 人工智能 | 物聯(lián)網(wǎng) | NXP | 賽靈思 |
| 步進(jìn)電機(jī) | SPWM | 充電樁 | IPM | 機(jī)器視覺 | 無人機(jī) | 三菱電機(jī) | ST |
| 伺服電機(jī) | SVPWM | 光伏發(fā)電 | UPS | AR | 智能電網(wǎng) | 國民技術(shù) | Microchip |
| Arduino | BeagleBone | 樹莓派 | STM32 | MSP430 | EFM32 | ARM mbed | EDA |
| 示波器 | LPC | imx8 | PSoC | Altium Designer | Allegro | Mentor | Pads |
| OrCAD | Cadence | AutoCAD | 華秋DFM | Keil | MATLAB | MPLAB | Quartus |
| C++ | Java | Python | JavaScript | node.js | RISC-V | verilog | Tensorflow |
| Android | iOS | linux | RTOS | FreeRTOS | LiteOS | RT-THread | uCOS |
| DuerOS | Brillo | Windows11 | HarmonyOS |