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賽靈思技術

數(shù)字時鐘管理模塊與嵌入式塊RAM

業(yè)內(nèi)大多數(shù)FPGA 均提供數(shù)字時鐘管理( 賽靈思公司的全部FPGA 均具有這種特性)。賽靈思公司推出最先進的FPGA 提供數(shù)字時鐘管理和相位環(huán)路鎖定。相...

2017-02-11 標簽：FPGA 賽靈思數(shù)字時鐘管理 2.1k 0

FPGA主要功能模塊介紹(1)

可編程輸入/ 輸出單元簡稱I/O 單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/ 輸出信號的驅(qū)動與匹配要求，其示意結構如圖2-4 所示。F...

2017-02-11 標簽：FPGA 賽靈思 CLB 8.4k 0

FPGA基本知識與發(fā)展趨勢（part2）

由于基于LUT 的FPGA 具有很高的集成度，其器件密度從數(shù)萬門到數(shù)千萬門不等，可以完成極其復雜的時序與邏輯組合邏輯電路功能，所以適用于高速、高密度的高...

2017-02-11 標簽：FPGA 賽靈思 EPROM 868 0

FPGA實戰(zhàn)開發(fā)技巧（10）

串行Flash的特點是占用管腳比較少，作為系統(tǒng)的數(shù)據(jù)存貯非常合適，一般都是采用串行外設接口(SPI 總線接口)。Flash 存貯器與EEPROM根本不同...

2017-02-11 標簽：FPGA 賽靈思 EEPROM 1.2k 0

Xlinx FPGA的DSP設計工具和設計流程

因為手上有一塊Xilinx的Spartan--3E開發(fā)板，前些日子陸陸續(xù)續(xù)學習了ISE的一般工程開發(fā)，熟悉了Xilinx ISE 10.x的軟件操作和開...

2017-02-11 標簽：FPGA 賽靈思 Xilinx 4.1k 0

FPGA實戰(zhàn)開發(fā)技巧（9）

FPGA配置方式靈活多樣，根據(jù)芯片是否能夠自己主動加載配置數(shù)據(jù)分為主模式、從模式以及JTAG模式。典型的主模式都是加載片外非易失( 斷電不丟數(shù)據(jù)) 性存...

2017-02-11 標簽：FPGA 賽靈思 JTAG 2.2k 0

FPGA實戰(zhàn)開發(fā)技巧（8）

FPGA 設計的時序性能是由物理器件、用戶代碼設計以及EDA 軟件共同決定的，忽略了任何一方面的因素，都會對時序性能有很大的影響。本節(jié)主要給出大規(guī)模設計...

2017-02-11 標簽：FPGA 賽靈思 EDA 1.2k 0

談談賽靈思的局部重配置技術

這里提到的局部重配置技術（Partial Reconfiguration）是現(xiàn)場可編程門陣列（呵呵，就是FPGA了）器件中的一部分。指的是在FPGA...

2017-02-11 標簽：FPGA 賽靈思 2.9k 0

FPGA實戰(zhàn)開發(fā)技巧（3）

所謂綜合，就是將HDL語言、原理圖等設計輸入翻譯成由與、或、非門和RAM、觸發(fā)器等基本邏輯單元的邏輯連接( 網(wǎng)表)，并根據(jù)目標和要求( 約束條件) 優(yōu)化...

2017-02-11 標簽：FPGA 賽靈思 1.3k 0

Xilinx中ise原語的使用

IBUFGDS輸入全局時鐘及DCM分頻使用

2017-02-11 標簽：賽靈思 Xilinx IBUFGDS 5.3k 0

解密業(yè)界首款16nm產(chǎn)品核心技術

以賽靈思 20nm UltraScale 系列的成功為基礎，賽靈思現(xiàn)又推出了全新的 16nm UltraScale+ 系列 FPGA、3D IC 和 M...

2017-02-11 標簽：FPGA 賽靈思 16nm制程 1.1k 0

記利用compxlibgui工具編譯Xilinx庫

當ISE調(diào)用ModelSim進行仿真的時候，如果在FPGA設計中使用了Xilinx提供的的IP core或者其他的原語語句，ModelSim不添加Xil...

2017-02-11 標簽：賽靈思 Xilinx ModelSim 1.7k 0

FPGA實戰(zhàn)開發(fā)技巧（13）

基于IP的設計已成為目前FPGA設計的主流方法之一，本章首先給出IP的定義，然后以FFT IP核為例，介紹賽靈思IP核的應用。

2017-02-11 標簽：FPGA 賽靈思 IP核 1.5k 0

FPGA實戰(zhàn)開發(fā)技巧（11）

在串行模式下，需要微處理器或微控制器等外部主機通過同步串行接口將配置數(shù)據(jù)串行寫入FPGA芯片，其模式選擇信號M[2:0]=3’b111

2017-02-11 標簽：FPGA 賽靈思 1.2k 0

組合運用多種智能I/O規(guī)劃工具能使引腳分配過程變輕松

對于需要在PCB板上使用大規(guī)模FPGA器件的設計人員來說，I/O引腳分配是必須面對的眾多挑戰(zhàn)之一。

2017-02-11 標簽：FPGA 賽靈思 2.1k 0

Xilinx DPD 解決方案使用經(jīng)驗（四）

Xilinx DPD 解決方案的Microblaze每執(zhí)行一次Control_mode(通俗的講，就是命令)，都會返回一個CommandStatus.

2017-02-11 標簽：賽靈思 Xilinx DPD 5k 1

Xilinx DPD 解決方案架構

自適應計算功放的逆模型。這部分是由MicroBlaze處理器完成。屬于DPD軟件部分。

2017-02-11 標簽：賽靈思 Xilinx DPD 4.8k 1

II在Microblaze上的移植與使用專題(續(xù)3)

賽靈思的Spartan-3E Starter Kit開發(fā)板板上載有Intel的16 MByte (128 Mbit) 并行NOR Flash，F(xiàn)LASH...

2017-02-11 標簽：賽靈思 EDK 2.3k 0

如何在設計階段考慮降低XILINX的功耗

如何在設計階段考慮降低XILINX的功耗，最近Xilinx發(fā)布了不少關于使用serdes,ISERDES/OSERDES等基元設計一些很具創(chuàng)意性的接口。

2017-02-11 標簽：賽靈思 Xilinx 2.1k 0

解讀XILINX的7系列28nm FPGA封裝策略

買櫝還珠的故事，大家一定不陌生。如果把芯片內(nèi)部最值錢和最有技術含量的那個硅片比喻為珍珠的話，芯片外面的封裝，包括管腳，就可以比喻為櫝了。

2017-02-11 標簽：FPGA 賽靈思 Xilinx 4.2k 0

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