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clk技術(shù)

經(jīng)過BUFGMUX的時鐘該如何約束呢？

時序場景如下圖所示，clk0和clk1兩個時鐘輸入，經(jīng)過BUFGMUX后，輸出到后面的邏輯，但同時clk0和clk1還分別驅(qū)動了其他邏輯。

2023-12-11 標(biāo)簽：時鐘選擇器 CLK 1.1k 0

SaberRD狀態(tài)機(jī)建模工具介紹（二）狀態(tài)機(jī)建模工具使用示例

假設(shè)電阻阻值為r_normal，首先打開狀態(tài)機(jī)建模工具，添加電阻端口，電阻端口包含貫通變量電流和跨接變量電壓，使用分支型端口。

2023-12-05 標(biāo)簽：可變電阻狀態(tài)機(jī)交流電壓 2k 0

D觸發(fā)器變體來了，速看！

FF_DRE是一個具有異步設(shè)置（SET)和重置(RST)輸入的邊緣觸發(fā)的D觸發(fā)器（D Flip-Flop）

2023-12-04 標(biāo)簽：D觸發(fā)器 DRE RST 1.6k 0

淺析D觸發(fā)器的建立時間和保持時間物理含義

我理解這個D觸發(fā)正常運(yùn)轉(zhuǎn)要滿足四個約束，第一個是建立時間，第二個是保持時間，第三個是對于最后一個傳輸門的關(guān)斷時間的控制，第四個是[時鐘周期]() 約束。

2023-12-04 標(biāo)簽：反相器鎖存器 D觸發(fā)器 3k 0

什么是JKE觸發(fā)器？

FF_JKE是一個具有異步設(shè)置（SET)和重置(RST)輸入的邊緣觸發(fā)的JK觸發(fā)器（JK Flip-Flop）, 僅SET=1時，輸出Q=1；只要RST...

2023-12-04 標(biāo)簽：JK觸發(fā)器觸發(fā)器 RST 2.4k 0

D觸發(fā)器，請查收！

D觸發(fā)器（D Flip-Flop）是一種數(shù)字電子電路，用于延遲其輸出信號（Q）的狀態(tài)變化，直到時鐘輸入信號的下一個上升沿出現(xiàn)。

2023-12-04 標(biāo)簽：D觸發(fā)器 RST 時鐘信號 3.5k 0

T觸發(fā)器是什么？T觸發(fā)器怎么寫？

T觸發(fā)器（Toggle Flip-Flop）Toggle是一個邊緣觸發(fā)的切換觸發(fā)器，輸出Q在輸入CLK的每個上升沿時發(fā)生變化，在輸入CLK的上升沿時翻轉(zhuǎn)...

2023-12-04 標(biāo)簽：觸發(fā)器 RST CLK 1.1萬 0

什么是自動時鐘門控結(jié)構(gòu)呢？關(guān)于自動時鐘門控的解析

每次作為面試官問一些RTL功耗優(yōu)化的問題時候，都會希望聽到一個答案：優(yōu)化了RTL的clk-gating比例。

2023-12-04 標(biāo)簽：寄存器 RTL 觸發(fā)器 2.1k 0

復(fù)位消抖電路具體長什么樣子呢？

復(fù)位信號在使用前一般需要進(jìn)行消抖處理，也稱為復(fù)位濾毛刺。復(fù)位的抖動可能會導(dǎo)致芯片產(chǎn)生多次復(fù)位動作，給系統(tǒng)帶來不確定性和誤差。

2023-12-04 標(biāo)簽：D觸發(fā)器延時器 CLK 2.2k 0

關(guān)于MUX時序約束的兩個例子

時鐘設(shè)計(jì)的一般原則是在靠近時鐘源頭的地方將各種所用頻率時鐘都產(chǎn)生，再引給內(nèi)部邏輯使用，并且最好用一個模塊單獨(dú)處理，所以兩個輸入時鐘一般來自端口輸入或PL...

2023-12-01 標(biāo)簽：Mux SRC 時序約束 8.7k 0

帶skew的時序計(jì)算基礎(chǔ)分析

組合邏輯的延遲Tc，從FF1/CK到FF1/Q的延遲為Tq，定義Treal = Tq + Tc，從建立時間和保持時間這兩個標(biāo)準(zhǔn)去考察Treal。

2023-12-01 標(biāo)簽：RTL 觸發(fā)器時序分析 2.1k 0

clock gating基礎(chǔ)知識介紹：基本邏輯門控/ICG

芯片中大部分的動態(tài)功耗消耗在時鐘網(wǎng)絡(luò)中。這是由于時鐘樹上的單元（cells）有較高的翻轉(zhuǎn)率、驅(qū)動能力較大且數(shù)量較多所導(dǎo)致的。

2023-12-01 標(biāo)簽：寄存器鎖存器觸發(fā)器 1.8萬 0

如何在樹莓派Pico上編程使用DS1302時鐘模塊？

常用的計(jì)時時鐘芯片有 DS1302、DS1307、DS3231，各型號還有衍生型號。

2023-11-28 標(biāo)簽：時鐘芯片 DS1302 時鐘模塊 2.3k 0

借助GPT4理解仿真中競爭處理的方法

上周微信群里的一個小伙伴提到的一個關(guān)于仿真中不達(dá)預(yù)期的一個問題，其中牽涉到關(guān)于仿真中信號競爭等問題。這個問題之前算是不求甚解。

2023-11-25 標(biāo)簽：高電平 CLK GPT 984 0

IC設(shè)計(jì)：ram的應(yīng)用-異步時鐘域位寬轉(zhuǎn)換

在進(jìn)行模塊設(shè)計(jì)時，我們經(jīng)常需要進(jìn)行數(shù)據(jù)位寬的轉(zhuǎn)換，常見的兩種轉(zhuǎn)換場景有同步時鐘域位寬轉(zhuǎn)換和異步時鐘域位寬轉(zhuǎn)換。本文將介紹異步時鐘域位寬轉(zhuǎn)換

2023-11-23 標(biāo)簽：寄存器 IC設(shè)計(jì)RAM 1.4k 0

如果IP已經(jīng)采用OOC綜合那么是否可以將其修改為Global綜合方式？

相比于Project模式，Vivado Non-Project模式可以提供用戶更多的控制權(quán)，進(jìn)而用戶可以自主管理整個編譯流程

2023-11-16 標(biāo)簽：fifo CLK Vivado 2.3k 0

eMMC總線速度模式的指標(biāo)參數(shù)

學(xué)了JTAG后，我們還是不清楚JTAG是如何進(jìn)行燒錄的。在網(wǎng)上查了SILICON C8051系列的芯片，我們以此為例，嘗試敘述清楚JTAG燒錄的過程。

2023-11-14 標(biāo)簽：時鐘總線 emmc 4.8k 0

使用JTAG仿真器在vivado環(huán)境下抓信號時報錯咋辦？

在使用JTAG仿真器在vivado環(huán)境下抓信號時，報如下錯誤:

2023-11-14 標(biāo)簽：仿真器 JTAG hub 7.8k 0

數(shù)字IC設(shè)計(jì)中為什么要避免鎖存器呢？

上學(xué)時，老師說判斷語句要把條件寫全， **不然會生成鎖存器，做項(xiàng)目時又說多比特寄存器信號的賦值一定要加if條件，不讓出現(xiàn)else的賦值** 。就很矛盾，...

2023-11-09 標(biāo)簽：fpga IC設(shè)計(jì)鎖存器 2.6k 0

如何實(shí)現(xiàn)一種占空比為50%的奇數(shù)分頻器設(shè)計(jì)呢？

在進(jìn)行數(shù)字電路設(shè)計(jì)的過程中,分頻器是設(shè)計(jì)中使用頻率較高的一種基本設(shè)計(jì)之一

2023-11-07 標(biāo)簽：分頻器計(jì)數(shù)器占空比 4.5k 0

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LitePoint為全球最具創(chuàng)新力的無線設(shè)備制造商提供無線測試解決方案和服務(wù)，幫助他們確保其產(chǎn)品能夠滿足當(dāng)今高標(biāo)準(zhǔn)的消費(fèi)者需求。LitePoint是無線測試領(lǐng)域的領(lǐng)先創(chuàng)新企業(yè)，其產(chǎn)品開箱即用，可用于測試全球范圍內(nèi)最廣泛使用的無線芯片組。LitePoint與智能手機(jī)、平板電腦、個人電腦、無線接入點(diǎn)和芯片組的領(lǐng)先制造商合作。LitePoint也在新興互聯(lián)設(shè)備（物聯(lián)網(wǎng)）測試領(lǐng)域處于前沿。LitePoint總部位于加利福尼亞州硅谷，并在全球設(shè)有辦事處，是測試和工業(yè)應(yīng)用自動化設(shè)備領(lǐng)先供應(yīng)商泰瑞達(dá) （Teradyne）（納斯達(dá)克股票代碼：TER）的全資子公司。泰瑞達(dá) 2019 年?duì)I收為 23 億美元，其目前在全球范圍內(nèi)擁有 5，500 名員工。
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轉(zhuǎn)向云計(jì)算（cloud computing），是業(yè)界將要面臨的一個重大改變。各種云平臺（cloud platforms）的出現(xiàn)是該轉(zhuǎn)變的最重要環(huán)節(jié)之一。
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