數(shù)字前中后端都不得不熟練的clock switch設計

插入下降沿觸發(fā)的D觸發(fā)器，當前已打開的時鐘路徑上的時鐘會在其下降沿之后先關(guān)閉，然后待打開時鐘路徑上的時鐘在其下降沿之后即打開。如下所示：從下圖第二個箭頭...

2023-08-29 標簽：D觸發(fā)器MuxCLK 1.7k 0

淺析異步復位同步釋放與同步復位打拍模塊

異步復位同步釋放：rst_synchronizer.v

2023-08-21 標簽：寄存器延時器同步器 1.6k 0

寫assertion很痛苦？了解一下SVA Checker Library

請根據(jù)這段代碼寫一個assertion檢查 count 每次加5。

2023-08-12 標簽：VCSSVAFIFO存儲 1.7k 0

set_output_delay的本質(zhì)是什么？淺談set_ouput_delay時序

set_output_delay是對模塊output信號在模塊外部延遲的約束，本質(zhì)上EDA工具會根據(jù)約束調(diào)整內(nèi)部器件（UFF0）的類型，擺放位置以及組合...

2023-08-12 標簽：EDA工具觸發(fā)器延時器 3.1k 0

如何在VScode中用AI補全V/SV代碼呢？

昨天群里小伙伴說在VScode中用AI寫verilog效果很好。小編以前編輯代碼都是用gvim。抱著學習的心態(tài)，我在linux下嘗試了下用VScode寫代碼。

2023-08-03 標簽：Linux系統(tǒng)I2C總線CLK 4.8k 0

數(shù)字電路設計中的一款強大工具—Verilog編程語言介紹

Verilog是一種硬件描述語言，用于描述數(shù)字電路的結(jié)構(gòu)和行為。與傳統(tǒng)的編程語言不同，Verilog更加注重電路的行為和時序特性。

2023-08-01 標簽：寄存器Verilog編程 6.7k 0

FPGA時序分析-建立時間和保持時間裕量都是inf怎么解決呢？

今天有個小伙伴遇到一個問題，就是在vivado里面綜合后看到的建立時間和保持時間裕量都是inf，我們來看看怎么解決這個問題。

2023-07-30 標簽：fpgaFPGA設計寄存器 2k 0

淺析Formality形式驗證里的案件

在當前的形式驗證的領(lǐng)域，主要有兩個工具，一個就是Cadence的conformal，另外一個就是Synopsys的formality（以下簡稱FM）。

2023-07-21 標簽：GUICLKCTS 4k 0

靜態(tài)時序分析是什么 靜態(tài)時序分析可以檢查什么

傳統(tǒng)的電路設計分析方法是僅僅采用動態(tài)仿真的方法來驗證設計的正確性。隨著集成電路的發(fā)展，這一驗證方法就成為了大規(guī)模復雜的設計驗證時的瓶頸。

2023-07-20 標簽：觸發(fā)器靜態(tài)時序分析時鐘信號 4.5k 0

寄存器的時序要求有哪些？

對于下面這個傳輸門來說，只有當CLK為高電平，即傳輸門打開時，輸入端I的電平才會被傳輸?shù)捷敵龆薕，這是一個正常的傳輸過程。

2023-07-13 標簽：寄存器變換器VDD 2.4k 0

寄存器是什么 掌握使用寄存器做設計需要注意的事項

既然RTL是以寄存器行為為基礎，那么就必須先了解寄存器是什么，并且掌握使用寄存器做設計需要注意的事項。

2023-07-13 標簽：寄存器RTLD觸發(fā)器 2.3k 0

時序分析基本概念介紹<generate clock>

今天我們要介紹的時序分析概念是generate clock。中文名為生成時鐘。generate clock定義在sdc中，是一個重要的時鐘概念。

2023-07-06 標簽：時序分析CLKCTS 3.4k 0

通過解剖一個邊沿觸發(fā)器簡要說明setup和hold產(chǎn)生原因

在后仿真過程中經(jīng)常會遇到關(guān)于setup和hold violation的問題，但是關(guān)于setup和hold time的產(chǎn)生原因和由來很多人還比較朦朧，為此...

2023-07-04 標簽：鎖存器觸發(fā)器CLK 2.8k 0

總結(jié)一下在時序分析中的基本概念及基本術(shù)語

下圖是一個經(jīng)典時序分析模型，無論寄存器A與寄存器B是否在同一個芯片中，下列概念均適用。

2023-07-03 標簽：FPGA設計寄存器時序分析 1.9k 0

怎樣通過設置clock group來確認各個時鐘之間的關(guān)系？

今天我們要介紹的時序分析基本概念是 **clock group，簡稱時鐘組。** 定義完時鐘后，我們也需要通過設置clock group來確認各個時鐘之...

2023-07-03 標簽：時鐘時序分析Mux 2.6k 0

觸發(fā)器的Tsu,Th,Tco大揭秘

指在觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間，如果建立時間不夠，數(shù)據(jù)將不能在這個時鐘上升沿被穩(wěn)定的打入觸發(fā)器，Tsu就是指這個最小的穩(wěn)定時間。...

2023-06-28 標簽：緩沖器移位寄存器觸發(fā)器 4.9k 0

Verilog實現(xiàn)邊沿檢測的原理

邊沿檢測大致分為：上升沿檢測，下降沿檢測和，雙沿檢測。原理都是通過比輸入信號快很多的時鐘去采集信號，當出現(xiàn)兩個連續(xù)的采集值不等的時候就是邊沿產(chǎn)生處。

2023-06-28 標簽：仿真器狀態(tài)機CLK 4.1k 0

所有的單比特信號跨時鐘域都可以用敲兩級DFF的辦法處理嗎？

用敲兩級DFF的辦法（兩級DFF同步器）可以實現(xiàn)單比特信號跨時鐘域處理。但你或許會有疑問，是所有的單比特信號跨時鐘域都可以這么處理嗎？

2023-06-28 標簽：信號處理器同步器CLK 1.7k 0

觸發(fā)器實現(xiàn)邊沿出發(fā)是如何實現(xiàn)的？

簡單的說觸發(fā)器實現(xiàn)邊沿出發(fā)是通過兩級鎖存器實現(xiàn)的，比如上升沿觸發(fā)其實是，前一級是低電平鎖存，后一級是高電平鎖存。

2023-06-28 標簽：反相器鎖存器觸發(fā)器 3k 0

講講Latch的功能？Timing Path如何分析？

當 E = 1 時，latch直傳（transparent），D端信號的變化會即時反應在Q端；

2023-06-27 標簽：寄存器鎖存器STA 10k 0