fifo

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First Input First Output的縮寫，先入先出隊(duì)列，這是一種傳統(tǒng)的按序執(zhí)行方法，先進(jìn)入的指令先完成并引退，跟著才執(zhí)行第二條指令。

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fifo技術(shù)

FPGA學(xué)習(xí)-總結(jié)fifo設(shè)計(jì)中深度H的計(jì)算

對(duì)于fifo來(lái)說(shuō)，H的設(shè)置至關(guān)重要。既要保證功能性，不溢出丟數(shù)，也要保證性能流水。深度設(shè)置過(guò)小會(huì)影響功能，過(guò)大又浪費(fèi)資源。因此，總結(jié)下fifo設(shè)計(jì)中深度...

2022-08-29 標(biāo)簽：fpga fifo 1.9k 0

隊(duì)列Queue的常用方法有哪些

FIFO（先入先出)隊(duì)列Queue，LIFO（后入先出）隊(duì)列LifoQueue，和優(yōu)先級(jí)隊(duì)列PriorityQueue。

2022-08-19 標(biāo)簽：cpu fifo URL 6.5k 0

FIFO的閾值如何設(shè)置

FIFO是First in First out 的縮寫，一般是由寄存器reg或者ram搭起來(lái)的，相對(duì)于普通存儲(chǔ)器而言，F(xiàn)IFO沒(méi)有地址可操作的地址總線，...

2022-08-19 標(biāo)簽：寄存器數(shù)據(jù)fifo 3.6k 0

FIFO的使用介紹

FIFO的使用非常廣泛，一般用于不同時(shí)鐘域之間的數(shù)據(jù)傳輸，或者用于不同數(shù)據(jù)寬度之間的數(shù)據(jù)匹配。在實(shí)際的工程應(yīng)用，可以根據(jù)需要自己寫FIFO。不考慮資源的...

2022-08-14 標(biāo)簽：數(shù)據(jù)傳輸 fifo SoC芯片 6.3k 0

FIFO隊(duì)列原理簡(jiǎn)述

FIFO是隊(duì)列機(jī)制中最簡(jiǎn)單的，每個(gè)接口上只有一個(gè)FIFO隊(duì)列，表面上看FIFO隊(duì)列并沒(méi)有提供什么QoS保證，甚至很多人認(rèn)為FIFO嚴(yán)格意義上不算做一種隊(duì)...

2022-07-10 標(biāo)簽：存儲(chǔ)器數(shù)據(jù)采集 fifo 2.1k 0

FIFO最小深度計(jì)算的方法

由于平時(shí)我們工作中，F(xiàn)IFO都是直接調(diào)用IP核，對(duì)于FIFO深度選擇并沒(méi)有很在意，而在筆試面試過(guò)程中，經(jīng)常被問(wèn)及的問(wèn)題之一就是如何計(jì)算FIFO深度。

2022-07-03 標(biāo)簽：數(shù)據(jù)fifo 計(jì)算 3.4k 0

抓取SEM IP的串口log的詳細(xì)步驟

SEM IP在上板調(diào)試過(guò)程中有時(shí)會(huì)出現(xiàn)一些錯(cuò)誤，比如無(wú)法執(zhí)行IP的插錯(cuò)糾錯(cuò)功能，或者自身的初始化無(wú)法完成等等，需要對(duì)SEM IP本身進(jìn)行調(diào)試定位。我們最...

2022-05-12 標(biāo)簽：賽靈思 fifo 串口 6.7k 0

異步FIFO設(shè)計(jì)原理及應(yīng)用需要分析

在大規(guī)模ASIC或FPGA設(shè)計(jì)中，多時(shí)鐘系統(tǒng)往往是不可避免的，這樣就產(chǎn)生了不同時(shí)鐘域數(shù)據(jù)傳輸?shù)膯?wèn)題，其中一個(gè)比較好的解決方案就是使用異步FIFO來(lái)作不同...

2022-03-09 標(biāo)簽：fpga asic fifo 3.3k 0

【紫光同創(chuàng)國(guó)產(chǎn)FPGA教程】【第二十七章】千兆以太網(wǎng)視頻傳輸實(shí)驗(yàn)

本原創(chuàng)教程由芯驛電子科技（上海）有限公司（ALINX）創(chuàng)作，版權(quán)歸本公司所有，如需轉(zhuǎn)載，需授權(quán)并注明出處（ http://www. alinx.com ...

2021-04-12 標(biāo)簽：fpga 以太網(wǎng)攝像頭 1.8萬(wàn) 0

【ZYNQ Ultrascale+ MPSOC FPGA教程】第八章FPGA片內(nèi)FIFO讀寫測(cè)試實(shí)驗(yàn)

FIFO: First in, First out代表先進(jìn)的數(shù)據(jù)先出，后進(jìn)的數(shù)據(jù)后出。Xilinx在VIVADO里為我們已經(jīng)提供了FIFO的IP核, 我...

2021-01-22 標(biāo)簽：fpga Xilinx fifo 5.9k 0

基于CS61575和CS61574A的抖動(dòng)衰減設(shè)計(jì)

本應(yīng)用筆記介紹了CS61575和CS61574A的抖動(dòng)衰減性能。它介紹了抖動(dòng)衰減器電路的描述以及衰減器設(shè)計(jì)的性能含義。抖動(dòng)衰減器電路說(shuō)明本節(jié)介紹CS...

2021-04-14 標(biāo)簽：fifo 衰減器晶體振蕩器 2.8k 0

針對(duì)LSTM實(shí)現(xiàn)硬件加速的稀疏化案例分析

本文介紹稀疏LSTM的硬件架構(gòu)，一種是細(xì)粒度稀疏化，權(quán)重參數(shù)分布隨機(jī)，另外一種是bank-balance稀疏化。 1. 文章結(jié)構(gòu) Long-short ...

2020-11-29 標(biāo)簽：FPGA fifo 硬件加速 4k 0

STM32F429芯片帶FIFO的DMA傳輸實(shí)現(xiàn)過(guò)程

STM32系列芯片都內(nèi)置DMA外設(shè)，其中很多系列的DMA配備了FIFO。這里以STM32F429芯片及開(kāi)發(fā)板為例，演示一下帶FIFO的DMA傳輸實(shí)現(xiàn)過(guò)程。

2020-09-04 標(biāo)簽：fifo dma STM32F429 8.3k 0

基于FPGA器件實(shí)現(xiàn)復(fù)用器輸入部分的設(shè)計(jì)方案

整個(gè)傳送流的復(fù)用器分為復(fù)用預(yù)處理、輸入和復(fù)用3部分。預(yù)處理部分是對(duì)多路傳送流的PSI（節(jié)目特殊信息）提取并修改，重新生成新的PSI表的過(guò)程；輸入部分是給...

2020-08-25 標(biāo)簽：fpga fifo 復(fù)用器 1.6k 0

基于XC3S400PQ208 FPGA芯片實(shí)現(xiàn)異步FIFO模塊的設(shè)計(jì)

隨著數(shù)字電子系統(tǒng)設(shè)計(jì)規(guī)模的擴(kuò)大，一些實(shí)際應(yīng)用系統(tǒng)中往往含有多個(gè)時(shí)鐘，數(shù)據(jù)不可避免地要在不同的時(shí)鐘域之間傳遞。如何在異步時(shí)鐘之間傳輸數(shù)據(jù)，是數(shù)據(jù)傳輸中一個(gè)...

2020-07-21 標(biāo)簽：fpga 存儲(chǔ)器 fifo 1.9k 0

12位并行高速A/D轉(zhuǎn)換芯片THS1206的功能構(gòu)造和工作原理分析

ＴＨＳ１２０６有４個(gè)模擬信號(hào)輸入端，每個(gè)輸入端既可作為４個(gè)單獨(dú)的非極性信號(hào)的輸入通道，也可作為２個(gè)差分信號(hào)輸入通道，而且兩種方式可同時(shí)混合使用，具體的輸...

2020-07-21 標(biāo)簽：芯片寄存器 fifo 6.3k 0

基于各類二進(jìn)制代碼實(shí)現(xiàn)異步FIFO的設(shè)計(jì)

一、概述在大規(guī)模ASIC或FPGA設(shè)計(jì)中，多時(shí)鐘系統(tǒng)往往是不可避免的，這樣就產(chǎn)生了不同時(shí)鐘域數(shù)據(jù)傳輸?shù)膯?wèn)題，其中一個(gè)比較好的解決方案就是使用異步FIF...

2020-07-17 標(biāo)簽：fifo 計(jì)數(shù)器代碼 796 0

基于FPGA器件實(shí)現(xiàn)異步FIFO讀寫系統(tǒng)的設(shè)計(jì)

異步 FIFO 讀寫分別采用相互異步的不同時(shí)鐘。在現(xiàn)代集成電路芯片中，隨著設(shè)計(jì)規(guī)模的不斷擴(kuò)大，一個(gè)系統(tǒng)中往往含有數(shù)個(gè)時(shí)鐘，多時(shí)鐘域帶來(lái)的一個(gè)問(wèn)題就是，如...

2020-07-16 標(biāo)簽：fpga 集成電路 fifo 1.5k 0

基于DDR DRAM控制器實(shí)現(xiàn)MPMA存取輸入/輸出端口的設(shè)計(jì)

為了兼具可擴(kuò)展性和數(shù)據(jù)處理速度，對(duì)于各種應(yīng)用，如圖像數(shù)據(jù)偵錯(cuò)、視頻數(shù)據(jù)壓縮、音頻數(shù)據(jù)增益、馬達(dá)控制等，可編程數(shù)據(jù)處理模塊（Programmable Da...

2020-05-19 標(biāo)簽：控制器 dram fifo 1.3k 0

利用多端口存儲(chǔ)器雙口RAM和FIFO實(shí)現(xiàn)多機(jī)系統(tǒng)的設(shè)計(jì)

雙口RAM是常見(jiàn)的共享式多端口存儲(chǔ)器，以圖1所示通用雙口靜態(tài)RAM為例來(lái)說(shuō)明雙口RAM的工作原理和仲裁邏輯控制。雙口RAM最大的特點(diǎn)是存儲(chǔ)數(shù)據(jù)共享。圖1...

2020-05-18 標(biāo)簽：存儲(chǔ)器 ram fifo 3.4k 0

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Protues

Protues

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Proteus軟件是英國(guó)Lab Center Electronics公司出版的EDA工具軟件（該軟件中國(guó)總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
Altium Designer

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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
ArduBlock

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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒(méi)有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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FPGA開(kāi)發(fā)板

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FPGA開(kāi)發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來(lái)實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過(guò)去汽車電子產(chǎn)品的開(kāi)發(fā)周期是漫長(zhǎng)的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長(zhǎng)寬，直插，貼片，焊盤的大小，管腳的長(zhǎng)寬，管腳的間距等）用圖形方式表現(xiàn)出來(lái)，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開(kāi)發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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Artix-7

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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無(wú)焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
candence

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AXI

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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問(wèn)和亂序訪問(wèn)，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
特性阻抗

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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長(zhǎng)線傳輸中的概念。特性阻抗是射頻傳輸線影響無(wú)線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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時(shí)鐘源用來(lái)為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
驅(qū)動(dòng)電流

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Kintex-7

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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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