模擬IC設(shè)計原理圖4：鎖相環(huán)(PLL)的工作原理

鎖相環(huán)是一種反饋系統(tǒng)，其中電壓控制振蕩器和相位比較器相互連接，使得振蕩器頻率(相位)可以準(zhǔn)確跟蹤施加的頻率或相位調(diào)制信號的頻率。

2023-10-30 標(biāo)簽：鎖相環(huán)IC設(shè)計分頻器 5.6k 0

模擬IC設(shè)計原理圖3：數(shù)字分頻器的原理和電路原理圖

學(xué)完了寄存器，我們就可以基于寄存器設(shè)計除存儲外具有實(shí)用功能的電路了。在這里我們來討論一下，數(shù)字分頻器。

2023-10-30 標(biāo)簽：鎖相環(huán)IC設(shè)計分頻器 8.6k 0

模擬IC設(shè)計原理圖2：寄存器的原理和電路原理圖介紹

寄存器分為鎖存器、觸發(fā)器；是數(shù)字和模擬電路中的核心之一。

2023-10-30 標(biāo)簽：寄存器IC設(shè)計鎖存器 5.1k 0

模擬IC設(shè)計原理圖1：邏輯電路是如何通過MOS管實(shí)現(xiàn)的

今天來聊聊我們常用的邏輯電路是如何通過MOS管實(shí)現(xiàn)的。

2023-10-30 標(biāo)簽：邏輯電路IC設(shè)計MOS管 6.8k 0

簡述一種fifo讀控制的不合理設(shè)計案例

本文將簡述一種fifo讀控制的不合理設(shè)計案例，在此案例中，異常報文將會堵在fifo中，造成頭阻塞。

2023-10-30 標(biāo)簽：IC設(shè)計輸出信號FIFO設(shè)計 829 0

如何防止靜電放電損傷呢？ESD的測試方法解析

NMOS我們通常都能看到比較好的Snap-back特性，但是實(shí)際上PMOS很難有snap-back特性，而且PMOS耐ESD的特性普遍比NMOS好，這個...

2023-10-26 標(biāo)簽：串聯(lián)電阻IC設(shè)計靜電放電 2.9k 0

流片為什么這么貴？有沒有什么辦法來降低流片成本？

都知道，芯片研發(fā)是一件特別燒錢的事兒，對于流片（Tape-out）大家一定都不陌生。

2023-10-23 標(biāo)簽：晶圓IC設(shè)計MPW 5.9k 0

IC設(shè)計：一種簡單超時機(jī)制

在設(shè)計中，為了增加異常處理能力，保證設(shè)備的正常運(yùn)行，常常需要進(jìn)行超時判斷。

2023-10-19 標(biāo)簽：數(shù)據(jù)IC設(shè)計時鐘 815 0

寄存器寫保護(hù)的需求和硬件實(shí)現(xiàn)

在軟件硬件交互的過程中，通常需要軟件（host）對特定地址的寄存器進(jìn)行寫操作，告之硬件進(jìn)行特定的處理流程，我們在《IC設(shè)計：軟硬件交互-polling》...

2023-10-17 標(biāo)簽：寄存器IC設(shè)計硬件 1.2k 0

一顆芯片設(shè)計成型的主要四個部分

時序分析和驗(yàn)證時出現(xiàn)的錯誤可能需要反復(fù)重做前面幾步才能解決，是一個多次迭代優(yōu)化的過程。 下面我來仔細(xì)介紹一下這六個步驟。

2023-10-17 標(biāo)簽：asicIC設(shè)計芯片設(shè)計 2.4k 0

IC設(shè)計：clock-gating綜合實(shí)現(xiàn)方案

當(dāng)CK為0時，ECK 恒定為0， q值為E：如果E為1，則q為1，如果E為0，則q為0。 當(dāng)CK為1時，ECK 恒定為q(n)，即對應(yīng)的上一次C...

2023-10-16 標(biāo)簽：asic寄存器IC設(shè)計 2.9k 0

一文講透靜電保護(hù)(ESD)原理和設(shè)計

先來談靜電放電(ESD: Electrostatic Discharge)是什么?這應(yīng)該是造成所有電子元器件或集成電路系統(tǒng)造成過度電應(yīng)力破壞的主要元兇。

2023-10-13 標(biāo)簽：三極管二極管ESD 2.5k 0

Virtuoso中使用skill腳本實(shí)現(xiàn)不同pdk的替換

IC設(shè)計中，時常會遇到工藝替換的問題，使用新工藝替換舊工藝，或者這家的換那家的。

2023-10-12 標(biāo)簽：IC設(shè)計 1.1萬 0

數(shù)據(jù)選擇器的數(shù)字邏輯電路設(shè)計

在數(shù)字 IC 設(shè)計中，有時候需要從一組輸入數(shù)據(jù)中挑出某一個數(shù)據(jù)出來，比如，輸入有 “A、B、C、D” 四個數(shù)據(jù)

2023-10-09 標(biāo)簽：IC設(shè)計數(shù)字電路LUT 2.3k 0

比較器的數(shù)字邏輯電路設(shè)計

在**數(shù)字 IC 設(shè)計**中，總是需要對一些數(shù)據(jù)進(jìn)行 **大小的比較** ，例如比較兩個或者三個以上的數(shù)據(jù)的大小，接著進(jìn)行排序，最終輸出等等。

2023-10-09 標(biāo)簽：IC設(shè)計比較器二進(jìn)制 3.1k 0

初級數(shù)字IC設(shè)計-加法器

加法器（Adder）** 是非常重要的，它不僅是其它復(fù)雜算術(shù)運(yùn)算的基礎(chǔ)，也是** CPU **中** ALU **的核心部件（全加器）。

2023-10-09 標(biāo)簽：IC設(shè)計加法器半加器 2k 0

高級數(shù)字IC設(shè)計之灰度轉(zhuǎn)二值化設(shè)計

這是一個能夠成功上板實(shí)現(xiàn)的灰度轉(zhuǎn)二值的 Verilog 程序設(shè)計，詳細(xì)的數(shù)據(jù)延時與信號延時如下所示

2023-10-09 標(biāo)簽：IC設(shè)計RGBVerilog語言 777 0

IC設(shè)計：寄存器寫保護(hù)的以一種實(shí)現(xiàn)方式

在軟件硬件交互的過程中，通常需要軟件（host）對特定地址的寄存器進(jìn)行寫操作，告之硬件進(jìn)行特定的處理流程。

2023-10-09 標(biāo)簽：寄存器IC設(shè)計RAM 1.3k 0

深度探討2.5D/3D封裝發(fā)展歷程

打破IC發(fā)展限制，向高密度封裝時代邁進(jìn)。集成電路封裝是指將制備合格芯片、元件等裝配到載體上，采用適當(dāng)連接技術(shù)形成電氣連接，安裝外殼，構(gòu)成有效組件的整個過...

2023-10-08 標(biāo)簽：芯片集成電路IC設(shè)計 2k 0