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標(biāo)簽 > ic設(shè)計(jì)
IC設(shè)計(jì)，Integrated Circuit Design，或稱(chēng)為集成電路設(shè)計(jì)，是電子工程學(xué)和計(jì)算機(jī)工程學(xué)的一個(gè)學(xué)科，其主要內(nèi)容是運(yùn)用專(zhuān)業(yè)的邏輯和電路設(shè)計(jì)技術(shù)設(shè)計(jì)集成電路。
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半導(dǎo)體IC設(shè)計(jì)是什么？IC設(shè)計(jì)和芯片設(shè)計(jì)區(qū)別
半導(dǎo)體IC設(shè)計(jì)是什么半導(dǎo)體IC設(shè)計(jì)（IntegratedCircuitDesign）是指基于半導(dǎo)體工藝，按照一定的電路設(shè)計(jì)規(guī)則和原理，在晶片上集成多個(gè)器...
2024-04-03 標(biāo)簽：芯片半導(dǎo)體電路設(shè)計(jì) 3.2k 0
在IC設(shè)計(jì)中，硬復(fù)位用于配置寄存器和配置信號(hào)的跨時(shí)鐘模塊。即一個(gè)配置信號(hào)cfg_mac_mode是由硬復(fù)位驅(qū)動(dòng)的，如果要同步到其他時(shí)鐘域，跨時(shí)鐘模塊需要...
2022-07-15 標(biāo)簽：IC設(shè)計(jì)時(shí)鐘模塊 3.1k 0
在**數(shù)字 IC 設(shè)計(jì)**中，總是需要對(duì)一些數(shù)據(jù)進(jìn)行 **大小的比較** ，例如比較兩個(gè)或者三個(gè)以上的數(shù)據(jù)的大小，接著進(jìn)行排序，最終輸出等等。
2023-10-09 標(biāo)簽：IC設(shè)計(jì)比較器二進(jìn)制 3.1k 0
國(guó)產(chǎn)EDA“夾縫”生存 集成電路設(shè)計(jì)和制造流程
EDA有著“芯片之母”稱(chēng)號(hào)，一個(gè)完整的集成電路設(shè)計(jì)和制造流程主要包括工藝平臺(tái)開(kāi)發(fā)、集成電路設(shè)計(jì)和集成電路制造三個(gè)階段，三個(gè)設(shè)計(jì)與制造的主要階段均需要對(duì)應(yīng)...
2023-09-28 標(biāo)簽：集成電路IC設(shè)計(jì)西門(mén)子 3.1k 0
是否有一種最佳的方法來(lái)進(jìn)行封裝內(nèi)的Die測(cè)試以減少測(cè)試時(shí)間
在IC設(shè)計(jì)的大部分歷史中，一個(gè)封裝中都只有一個(gè)Die，或者是多芯片模塊(MCM)。
2022-10-27 標(biāo)簽：IC設(shè)計(jì)MCMtap 3.1k 0
作為IC設(shè)計(jì)人員，熟練掌握數(shù)字前端語(yǔ)法檢查工具Spyglass的重要性不言而喻，本文講解景芯SoC的Spyglass檢查。
2023-08-15 標(biāo)簽：IC設(shè)計(jì)soc命令 3.1k 0
IC設(shè)計(jì)必須關(guān)注的時(shí)鐘抖動(dòng)
時(shí)鐘抖動(dòng)是相對(duì)于理想時(shí)鐘沿實(shí)際時(shí)鐘存在不隨時(shí)間積累的、時(shí)而超前、時(shí)而滯后的偏移稱(chēng)為時(shí)鐘抖動(dòng),簡(jiǎn)稱(chēng)抖動(dòng)
2023-11-08 標(biāo)簽：IC設(shè)計(jì)時(shí)鐘抖動(dòng)數(shù)字示波器 3k 0
如何建立正確的3D-IC設(shè)計(jì)實(shí)現(xiàn)流程和實(shí)現(xiàn)項(xiàng)目高效管理的挑戰(zhàn)
Integrity 3D-IC 平臺(tái)具有強(qiáng)大的數(shù)據(jù)管理功能，能夠?qū)崿F(xiàn)跨團(tuán)隊(duì)的一鍵數(shù)據(jù)同步與更新。同時(shí)，Integrity 3D-IC 支持靈活的 3D-...
2022-07-19 標(biāo)簽：IC設(shè)計(jì)TCL 3k 0
為什么需要時(shí)鐘門(mén)控？時(shí)鐘門(mén)控終極指南
時(shí)鐘門(mén)控（Clock Gating）** 是一種在數(shù)字IC設(shè)計(jì)中某些部分不需要時(shí)關(guān)閉時(shí)鐘的技術(shù)。這里的“部分”可以是單個(gè)寄存器、模塊、子系統(tǒng)甚至整個(gè)SoC。
2023-06-29 標(biāo)簽：寄存器IC設(shè)計(jì)SoC芯片 3k 0
FIFO （先入先出, First In First Out ）存儲(chǔ)器，在 FPGA 和數(shù)字 IC 設(shè)計(jì)中非常常用。 根據(jù)接入的時(shí)鐘信號(hào)，可以分為同步 ...
2023-06-27 標(biāo)簽：fpga存儲(chǔ)器IC設(shè)計(jì) 3k 0
IC設(shè)計(jì)工程師想了解的RISC-V知識(shí)點(diǎn)分享
大咖簡(jiǎn)介： 胡振波是上海交大本科研究生，具有超過(guò)10年處理器研發(fā)經(jīng)驗(yàn)。 在Mavell和Synopsys等知名企業(yè)領(lǐng)導(dǎo)多款高性能和低功耗處理器研發(fā)工作。...
2020-11-10 標(biāo)簽：處理器嵌入式IC設(shè)計(jì) 3k 0
在A(yíng)SIC設(shè)計(jì)中，項(xiàng)目會(huì)期望設(shè)計(jì)將代碼寫(xiě)成clk-gating風(fēng)格，以便于DC綜合時(shí)將寄存器綜合成clk-gating結(jié)構(gòu)，其目的是為了降低翻轉(zhuǎn)功耗。
2023-09-04 標(biāo)簽：寄存器IC設(shè)計(jì)ASIC設(shè)計(jì) 3k 0
階段1(0—t1)：在此階段，柵極電流開(kāi)始對(duì)柵電容CGE充電，但是VGE<Vth，溝道未開(kāi)啟。
2023-07-12 標(biāo)簽：電感器IC設(shè)計(jì)IGBT 3k 0
對(duì)于功耗估算來(lái)說(shuō)，架構(gòu)階段為時(shí)過(guò)早，物理設(shè)計(jì)階段為時(shí)已晚。有一種趨勢(shì)是在項(xiàng)目的RTL階段分析power hot spots。與后期分析相比，基于 RTL...
2024-04-05 標(biāo)簽：寄存器IC設(shè)計(jì)soc 3k 0
ic芯片制造中使用的主要設(shè)備有哪些 ic芯片制造的技術(shù)難點(diǎn)
IC（集成電路）芯片制造的基本原理是將電子器件、晶體管、電容器、電阻器等組合在一塊半導(dǎo)體材料（通常是硅）上，形成一個(gè)完整的電路。
IC設(shè)計(jì)：clock-gating綜合實(shí)現(xiàn)方案
當(dāng)CK為0時(shí)，ECK 恒定為0， q值為E：如果E為1，則q為1，如果E為0，則q為0。 當(dāng)CK為1時(shí)，ECK 恒定為q(n)，即對(duì)應(yīng)的上一次C...
2023-10-16 標(biāo)簽：asic寄存器IC設(shè)計(jì) 2.9k 0
IC設(shè)計(jì)業(yè)到制造業(yè)看無(wú)人機(jī)產(chǎn)業(yè)鏈
無(wú)人機(jī)產(chǎn)業(yè)鏈可分為研發(fā)、生產(chǎn)、銷(xiāo)售、服務(wù)等細(xì)分領(lǐng)域，具體可分為產(chǎn)品研發(fā)試驗(yàn)、飛控系統(tǒng)開(kāi)發(fā)、發(fā)動(dòng)機(jī)等關(guān)鍵零部件生產(chǎn)、任何載荷制造、無(wú)人機(jī)整機(jī)組裝、無(wú)人機(jī)銷(xiāo)...
2016-02-25 標(biāo)簽：IC設(shè)計(jì)無(wú)人機(jī)半導(dǎo)體芯片 2.9k 0
NMOS我們通常都能看到比較好的Snap-back特性，但是實(shí)際上PMOS很難有snap-back特性，而且PMOS耐ESD的特性普遍比NMOS好，這個(gè)...
2023-10-26 標(biāo)簽：串聯(lián)電阻IC設(shè)計(jì)靜電放電 2.9k 0
為什么需要復(fù)位樹(shù)？復(fù)位信號(hào)用什么電路產(chǎn)生？
復(fù)位信號(hào)在數(shù)字電路里面的重要性?xún)H次于時(shí)鐘信號(hào)。對(duì)一個(gè)芯片來(lái)說(shuō)，復(fù)位的主要目的是使芯片電路進(jìn)入一個(gè)已知的，確定的狀態(tài)。
2023-08-27 標(biāo)簽：電容器IC設(shè)計(jì)電源電壓 2.9k 0
明確需求，形成OR文檔是芯片研發(fā)諸多環(huán)節(jié)中，比較重要的一步，但只是第一步。
2023-06-02 標(biāo)簽：IC設(shè)計(jì)AMBASPEC 2.8k 0
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