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標(biāo)簽 > pll
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如果您遇到需要隨時間變化掃描頻率的情況,可以考慮雷達(dá)等應(yīng)用,在這類應(yīng)用中發(fā)送的信號不僅可由目標(biāo)反射回來,而且還能夠與接收到的信號進(jìn)行比較。觀察頻率 (D...
2016-01-18 標(biāo)簽:PLL調(diào)制波形波形斜率 1.9k 1
RF和微波儀器(比如信號和網(wǎng)絡(luò)分析儀)需使用寬帶掃頻信號來進(jìn)行大多數(shù)基本測量。##可以想到的是,在同一印刷電路板上放置頻率相同的四個鎖相環(huán)和壓控振蕩器會...
可編程時鐘振蕩器用作FPGA系統(tǒng)的時序參考,可提供一系列優(yōu)勢。其中首要優(yōu)勢是為了實(shí)現(xiàn)時鐘樹優(yōu)化而進(jìn)行高分辨率頻率選擇時所帶來的設(shè)計(jì)靈活性,另一個巨大優(yōu)勢...
寬帶低誤差矢量幅度(EVM)直接變頻發(fā)射機(jī)原理圖
本電路為寬帶直接變頻發(fā)射機(jī)模擬部分的完整實(shí)現(xiàn)方案(模擬基帶輸入、RF輸出)。通過使用鎖相環(huán)(PLL)和寬帶集成電壓控制振蕩器(VCO),本電路支持500...
FPGA設(shè)計(jì)小Tips:如何正確使用FPGA的時鐘資源
賽靈思在其FPGA中提供了豐富的時鐘資源,大多數(shù)設(shè)計(jì)人員在他們的FPGA設(shè)計(jì)中或多或少都會用到。不過對FPGA設(shè)計(jì)新手來說,什么時候用DCM、PLL、P...
頻率合成器的高性能架構(gòu)實(shí)現(xiàn)技術(shù)
通過正確的設(shè)計(jì)方法,結(jié)合使用現(xiàn)代低成本高集成度的PLL和直接數(shù)字合成器(DDS)集成電路(IC)可以極大地促進(jìn)高性能架構(gòu)的實(shí)現(xiàn)。
創(chuàng)新時鐘解決方案 意法半導(dǎo)體高精度實(shí)時時鐘
意法半導(dǎo)體的M41TC8025是一個實(shí)時時鐘整體解決方案,在一個簡單易用的封裝內(nèi)集成了晶體、溫度傳感器、自動溫度補(bǔ)償算法和實(shí)時時鐘。
2013-01-25 標(biāo)簽:實(shí)時時鐘意法半導(dǎo)體PLL 6.9k 1
級聯(lián)型PLL時鐘處理器對系統(tǒng)定時影響最小
伴隨著通信市場的飛速發(fā)展,用于時鐘分配的復(fù)雜樹狀結(jié)構(gòu)得到了廣泛的運(yùn)用。為了給許多被時鐘分配及其他設(shè)計(jì)用來傳送數(shù)據(jù)(通過眾多具有數(shù)字時域精度的不同功能設(shè)計(jì)...
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