verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

IC設(shè)計：Verilog是如何實(shí)現(xiàn)RR輪詢調(diào)度的？

在設(shè)計中，我們經(jīng)常會用到RR（Round-Robin,RR）輪詢調(diào)度，用于保證在一個時間段內(nèi)的多個請求信號都能得到公平響應(yīng)。

2023-12-13 標(biāo)簽：寄存器 IC設(shè)計 Verilog 2.8k 0

verilog中數(shù)據(jù)的符號屬性（有符號數(shù)和無符號數(shù)）探究根源

為了省流，還是先甩結(jié)論。有符號數(shù)和無符號數(shù)的最本質(zhì)區(qū)別就是：符號位的識別和高位拓展。除此之外，另一個區(qū)別就是從人的角度如何如何讀這個數(shù)，或者說$disp...

2023-12-10 標(biāo)簽：Verilog 運(yùn)算符號 2.8k 0

淺談Verilog中casex語句

代碼如下，大家看到這個代碼有什么體會？綜合會有什么Warning？

2023-12-07 標(biāo)簽：仿真 Verilog 代碼 2.1k 0

FPGA入門篇：Verilog計數(shù)器

Verilog HDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完...

2023-12-07 標(biāo)簽：fpga Verilog Verilog HDL 4.1k 0

verilog中有符號數(shù)和無符號數(shù)的本質(zhì)探究

不知道有沒有人像我一樣，長久以來將verilog中的有符號數(shù)視為不敢觸碰的禁區(qū)。

2023-12-04 標(biāo)簽：仿真器 Verilog VCS 2k 0

布斯算法（Booth Algorithm）乘法器的Verilog實(shí)現(xiàn)

Booth 的算法檢查有符號二的補(bǔ)碼表示中 'N'位乘數(shù) Y 的相鄰位對，包括低于最低有效位 y?1 = 0 的隱式位。

2023-12-04 標(biāo)簽：寄存器 Verilog 乘法器 4.7k 0

講一講芯片設(shè)計中的verilog是什么

相信不少人都聽過verilog這個詞，今天我就想講一講我所理解的verilog是什么。

2023-12-04 標(biāo)簽：寄存器芯片設(shè)計 Verilog 2.1k 0

使用SystemVerilog調(diào)試布局方法

System Verilog調(diào)試布局由三部分組成。左上角Design Browser，可以訪問仿真對象，右上角為Source Browser，用來展示源...

2023-12-02 標(biāo)簽：Verilog Layout Xcelium 1.8k 0

Verilog代碼：if-else和case的電路結(jié)構(gòu)和區(qū)別

每個if-else就是一個2選1mux器。當(dāng)信號有明顯優(yōu)先級時，首先要考慮if-else，但是if嵌套過多也會導(dǎo)致速度變慢；if語句結(jié)構(gòu)較慢，但占用面積...

2023-11-29 標(biāo)簽：Verilog D觸發(fā)器代碼 5.4k 0

分享一些SystemVerilog的coding guideline

本文分享一些SystemVerilog的coding guideline。

2023-11-22 標(biāo)簽：二進(jìn)制 Verilog 數(shù)字電路 1.2k 0

如何設(shè)計一個參數(shù)化的數(shù)據(jù)選擇器

在FPGA設(shè)計中，大部分情況下我們都得使用到數(shù)據(jù)選擇器。并且為了設(shè)計參數(shù)化，可調(diào)，通常情況下我們需要一個參數(shù)可調(diào)的數(shù)據(jù)選擇器，比如M選1，M是可調(diào)的參數(shù)。

2023-11-20 標(biāo)簽：FPGA設(shè)計 Verilog 數(shù)據(jù)選擇器 1.8k 0

淺談Verilog HDL代碼編寫風(fēng)格

消失了好久，沒有寫文章，也沒有做筆記，因?yàn)樽罱仝s一個比賽，時間很緊，昨天周六終于結(jié)束了，所以趁著周末這會兒有時間，寫點(diǎn)東西，記錄下來。首先我學(xué)習(xí)FPG...

2023-11-20 標(biāo)簽：fpga Verilog HDL 1.3k 0

基于Feature架構(gòu)設(shè)計的百兆以太網(wǎng)交換機(jī)項目

第二代交換機(jī)有更豐富的feature，更貼近真正使用的功能，除rtl代碼，詳細(xì)設(shè)計文檔外，還會包括驗(yàn)證環(huán)境、驗(yàn)證代碼，最后項目完成后，會全部開源供大家學(xué)...

2023-11-20 標(biāo)簽：fpga 以太網(wǎng)交換機(jī) 1.2k 0

現(xiàn)在公司里做設(shè)計是用SV還是Verilog？

數(shù)字電路設(shè)計主要就是，選擇器、全加器、比較器，乘法器，幾個常用邏輯門，再加個D觸發(fā)器，電路基本都能實(shí)現(xiàn)了。

2023-11-15 標(biāo)簽：比較器 Verilog D觸發(fā)器 980 0

CRC校驗(yàn)碼的多種Verilog實(shí)現(xiàn)方式

該CRC-8的生成多項式為G(D)=D8+D2+D+1，對CRC進(jìn)行簡化表示時可以忽略最高位的D8，結(jié)合圖示中三個異或運(yùn)算的位置更容易理解生成多項式，8...

2023-11-12 標(biāo)簽：寄存器 crc Verilog 8k 0

Verilog基礎(chǔ)：介紹幾個常用的按位操作符

位操作符是對二進(jìn)制位進(jìn)行操作的運(yùn)算符。以下是一些常用的位操作符

2023-11-09 標(biāo)簽：Verilog 狀態(tài)機(jī)XOR 2.7k 0

Verilog基礎(chǔ)：幾個常用的按位操作符

位操作符是對二進(jìn)制位進(jìn)行操作的運(yùn)算符。

2023-11-09 標(biāo)簽：二進(jìn)制計算機(jī)網(wǎng)絡(luò) 2.3k 0

ADS VerilogA的權(quán)宜之計—直接解決ADS向量端口問題

在ADS中建立一個Verilog-A模塊，方法如下

2023-11-09 標(biāo)簽：Verilog ADS仿真 3.5k 0

如何高效替換Soft IP中的標(biāo)準(zhǔn)cell

我們在購買soft IP的時候，vendor提供的是通用的verilog/system verilog的代碼，而在不同的項目中，我們采用的工藝不一樣，因...

2023-11-09 標(biāo)簽：寄存器接口 Verilog 1.1k 0

DDS信號生成模塊的Verilog實(shí)現(xiàn)

直接數(shù)字頻率合成器(Direct Digital Synthesizer，DDS)，是一種頻率合成技術(shù)，具有相對帶寬大、頻率轉(zhuǎn)換速度快、相位分辨率高、連...

2023-11-08 標(biāo)簽：合成器頻率合成器無線通信 3.2k 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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