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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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基于阻塞賦值和非阻塞賦值的多級觸發(fā)器級聯(lián)實例

下面給出一個基于阻塞賦值和非阻塞賦值的多級觸發(fā)器級聯(lián)實例，要求將輸入數(shù)據(jù)延遲 3 個時鐘周期再輸出，并給出對應(yīng)的 RTL 級結(jié)構(gòu)圖和仿真結(jié)果。（1）基...

2021-05-08 標簽：fpga 電路圖 Verilog 2.6k 0

Altium在Altium Designer軟件內(nèi)新增Aldec FPGA仿真技術(shù)

Altium和Aldec簽署的OEM協(xié)議中決定將Aldec的FPGA仿真功能添加到Altium Designer軟件中去。該協(xié)議的簽署使進行FPGA（現(xiàn)...

2012-09-20 標簽：FPGA Altium Verilog 2.6k 0

產(chǎn)生Congestion的主要原因

Congestion也分為幾種情況，和前端密切相關(guān)的是Logic Congestion（更多關(guān)于后端Congetsion問題，查看文末參考文章），主要原...

2022-08-18 標簽：模塊寄存器 Verilog 2.6k 0

同步FIFO之Verilog實現(xiàn)

FIFO的分類根均FIFO工作的時鐘域，可以將FIFO分為同步FIFO和異步FIFO。同步FIFO是指讀時鐘和寫時鐘為同一個時鐘。在時鐘沿來臨時同時發(fā)生...

2022-11-01 標簽：fifo Verilog 緩存器 2.6k 0

硬件開源編程利器MyHDL簡介

自從1995年Verilog HDL 1364-1995標準發(fā)布至今已經(jīng)20多年了，說他經(jīng)久不衰并不恰當，主要是沒有新的語言可以替代，現(xiàn)今數(shù)字電路高速發(fā)...

2022-03-14 標簽：Verilog HDL 編譯 2.6k 0

使用Verilog/SystemVerilog硬件描述語言 (HDL) 練習數(shù)字硬件設(shè)計

給出了一個可以做16bit加法的模塊add16，實例化兩個add16以達到32bit加法的。

2022-09-15 標簽：Verilog HDL 加法器 2.5k 0

verilog PS2鍵盤解碼程序

之前探討過PS/2鍵盤編解碼以及數(shù)據(jù)傳輸協(xié)議，這次自己動手實現(xiàn)了利用FPGA接收鍵盤編碼，然后通過串口傳輸?shù)絇C。做的比較

2010-06-05 標簽：PS verilog 2.5k 0

Verilog HDL指定用戶定義原語U D P的能力

定義U D P。U D P只能有一個輸出和一個或多個輸入。第一個端口必須是輸出端口。此外，輸出可以取值0、1或x(不允許取z值)。輸入中出現(xiàn)值z以x處理...

2021-04-08 標簽：Verilog 變量選擇器 2.4k 0

Canny圖像算法仿真驗證原理與實現(xiàn)

先讀為快，以結(jié)果為導向，本期介紹Canny圖像算法仿真驗證，后續(xù)將介紹canny算法原理與實現(xiàn)，歡迎持續(xù)關(guān)注，公眾號設(shè)置星標，不錯過每一次推送~ 一、簡...

2021-10-15 標簽：仿真圖像 Verilog 2.4k 0

形態(tài)學濾波算法的FPGA硬件實現(xiàn)

一、背景介紹基于二值圖像的濾波算法即形態(tài)學濾波，在圖像目標采集的預(yù)處理中經(jīng)常被使用到，針對不同的使用場景涉及到腐蝕、膨脹、開閉運算等處理。實際使用中對...

2021-03-03 標簽：fpga Verilog 濾波算法 2.4k 0

ASIC和FPGA的RTL編碼樣式

SystemVerilog既是一種硬件設(shè)計語言，也是一種硬件驗證語言。IEEE SystemVerilog官方標準沒有區(qū)分這兩個目標，也沒有指定完整Sy...

2023-03-31 標簽：IEEE asic 硬件 2.3k 0

HDLBits: 在線學習SystemVerilog-Problem

題目輸入是一個向量，我們在設(shè)計的時候不可能按照case或者三元運算去做設(shè)計（工作量巨大），所以我們需要觀察這個題目的特點，輸入是256位寬，是不是2^8次方？

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Uart協(xié)議及Verilog代碼

如果使用Xlinx的片子，建議使用全局時鐘資源（IBUFG后面連接BUFG的方法是最基本的全局時鐘資源的使用方法）

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Verilog HDL語言在FPGA/CPLD開發(fā)中的應(yīng)用

摘要：通過設(shè)計實例詳細介紹了用Verilog HDL語言開發(fā)FPGA/CPLD的方法，并通過與其他各種輸入方式的比較，顯示出使用Verilog HDL...

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在SpinalHDL中如何優(yōu)雅地例化端口？

在編寫Verilog代碼時最痛苦的事情便是例化模塊時端口的連接，這時候的你我便成了連線工程師，本節(jié)就在SpinalHDL中如何像軟件調(diào)用方法那樣優(yōu)雅地例...

2021-06-16 標簽：軟件 Verilog 2.3k 0

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Verilog HDL提供了兩種類型的顯式時序控制：一種是延遲控制，即定義執(zhí)行語句的延遲時間；另一種是事件控制，只有當某一事件發(fā)生時才允許該語句繼續(xù)向下...

2021-07-02 標簽：仿真 Verilog HDL 2.2k 0

基于Verilog簡易UART的FPGA/CPLD實現(xiàn)

在xo640上實現(xiàn)一個簡單的Uart，能夠解析串口數(shù)據(jù)，并在寄存器中存儲，用FIFO實現(xiàn)數(shù)據(jù)的傳遞。那么后期可以通過開發(fā)板上的串口經(jīng)CPLD訪問各種數(shù)據(jù)...

2011-08-05 標簽：FPGA CPLD Verilog 2.2k 0

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2010-02-04 標簽：Verilog FS 2.1k 0

如何快速生成Verilog代碼文件列表

另外，該代碼提供了一種操作Windows系統(tǒng)路徑的操作方法，可以簡單修改一下，用作它用。如找到某種類型的文件或某個文件進行拷貝、轉(zhuǎn)移、修改、刪除等操作。

2023-01-15 標簽：操作系統(tǒng)Verilog 代碼 2.1k 0

通過實例設(shè)計來加深Verilog描述語法理解

作者：小魚，Xilinx學術(shù)合作一.概述在文章《Verilog HDL入門思路梳理》我們說過應(yīng)該如何去學習Verilog HDL描述。然而第一步，我...

2021-01-02 標簽：Verilog Vivado 2.1k 0

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