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標(biāo)簽 > vhdl
VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,誕生于1982年。1987年底,VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。
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在QuartusII開發(fā)平臺上實現(xiàn)基于FPGA的音樂演奏電路的設(shè)計
應(yīng)用VHDL硬件描述語言,設(shè)計一個樂曲硬件演奏電路,它能將一首預(yù)先設(shè)置存儲好的樂曲自動播放出來,除此之外,也能夠通過按鍵的方式輸入音符,使其具備簡易電子...
淺談狀態(tài)機(jī)“毛刺”產(chǎn)生原因及消除方案
狀態(tài)機(jī)通常包含主控時序進(jìn)程、主控組合進(jìn)程和輔助進(jìn)程三個部分。其中,主控組合進(jìn)程的任務(wù)是根據(jù)外部輸入的控制信號和當(dāng)前狀態(tài)的狀態(tài)值確定下一 狀態(tài)的取向,并確...
2018-07-22 標(biāo)簽:edavhdl狀態(tài)機(jī) 1.1萬 0
FPGA入門筆記_FPGA開發(fā)流程及VHDL基本語法
FPGA即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而...
2018-05-17 標(biāo)簽:vhdlfpga開發(fā) 1.1萬 0
本文介紹了一種以FPGA 為基礎(chǔ)的數(shù)字密碼鎖。采用自頂向下的數(shù)字系統(tǒng)設(shè)計方法, 將數(shù)字密碼鎖系統(tǒng)分解為若干子系統(tǒng), 并且進(jìn)一步細(xì)劃為若干模塊, 然后用硬...
2015-08-04 標(biāo)簽:FPGAVHDLQuartus II 1.0萬 0
Verilog HDL和VHDL是目前兩種最常用的硬件描述語言,同時也都是IEEE標(biāo)準(zhǔn)化的HDL語言。
2020-08-25 標(biāo)簽:HDLvhdlVerilog HDL 9.8k 0
VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu),行為,功能和接口。除了含有許多具有硬件特征的語句外,VHDL的語言形式、描述風(fēng)格以及語法是十分類似于一般的計算機(jī)高級...
在高速實時或者非實時信號處理系統(tǒng)當(dāng)中,使用大容量存儲器實現(xiàn)數(shù)據(jù)緩存是一個必不可少的環(huán)節(jié),也是系統(tǒng)實現(xiàn)中的重點和難點之一。SDRAM(同步動態(tài)隨機(jī)訪問存儲...
基于FPGA快速產(chǎn)生高斯白噪聲序列的實現(xiàn)方案設(shè)計詳解
短波信道存在多徑時延、多普勒頻移和擴(kuò)散、高斯白噪聲干擾等復(fù)雜現(xiàn)象。為了測試短波通信設(shè)備的性能,通常需要進(jìn)行大量的外場實驗。相比之下,信道模擬器能夠在實...
基于CPLD和VHDL的智能撥號報警系統(tǒng)的設(shè)計與實現(xiàn)
本文采用CPLD控制核心實現(xiàn)了智能報警系統(tǒng)。由于利用EDA技術(shù)進(jìn)行系統(tǒng)設(shè)計,外圍器件少、體積小、功耗低、可靠性高。通過修改VHDL源程序就可以增加一些新...
2013-02-20 標(biāo)簽:CPLD報警系統(tǒng)VHDL 8.7k 0
開關(guān)控制數(shù)碼管的VHDL程序的設(shè)計與實現(xiàn)
本文主要介紹了開關(guān)控制數(shù)碼管的VHDL程序的設(shè)計與實現(xiàn)。VHDL是一種應(yīng)用廣泛的硬件描述語言,設(shè)計者可以通過它編寫代碼,通過模擬器仿真驗證其功能,完成邏...
2018-01-15 標(biāo)簽:數(shù)碼管vhdl開關(guān)控制 8.5k 0
VHDL語言編寫規(guī)范基礎(chǔ):標(biāo)識符命名/數(shù)據(jù)對象/信號、變量和常量
標(biāo)識符第一個字符必須是字母,最后一個字符不能是下劃線,同時不允許出現(xiàn)連續(xù)兩個下劃線?;緲?biāo)識符只能由字母、數(shù)字和下劃線組成,標(biāo)識符兩詞之間須用下劃線連接...
基于VHDL和CPLD的智能數(shù)字電壓表設(shè)計
本系統(tǒng)是用CPLD實現(xiàn)的智能數(shù)字電壓表。隨著EDA技術(shù)的廣泛應(yīng)用,CPLD已成為現(xiàn)代數(shù)字系統(tǒng)設(shè)計的主要手段,CPLD目前正朝著更高速、更高集成度、更強功...
VHDL是一種用形式化方法來描述數(shù)字電路和設(shè)計數(shù)字邏輯系統(tǒng)的語言。設(shè)計者可以利用這種語言來描述自己的設(shè)計思想,然后利用電子設(shè)計自動化工具進(jìn)行仿真,再自動...
基于QuartusⅡ開發(fā)環(huán)境與VHDL語言的16路可調(diào)彩燈控制器的設(shè)計
QuartusⅡ是Altera公司在21世紀(jì)初推出的FPGA/CPLD集成開發(fā)環(huán)境,是Altera公司前一代FPGA/CPLD集成開發(fā)環(huán)境Max+Plu...
高層次綜合(High Level Synthesis, HLS)是Xilinx公司推出的最新一代的FPGA設(shè)計工具,它能讓用戶通過編寫C/C++等高級語...
關(guān)于通過FPGA中VHDL語言實現(xiàn)ALU的功能設(shè)計詳解
目前許多FPGA的邏輯資源(LE)都已超過1萬門,使得片上可編程系統(tǒng)SOPC已經(jīng)成為可能。算術(shù)邏輯單元ALU應(yīng)用廣泛,是片上可編程系統(tǒng)不可或缺的一部分...
綜合(Synthesis)是指將RTL設(shè)計轉(zhuǎn)換為門級描述。Vivado開發(fā)套件中的綜合工具是一款時序驅(qū)動型、專為內(nèi)存使用率和性能優(yōu)化的綜合工具,支持Sy...
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