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標(biāo)簽 > vhdl
VHDL全名Very-High-Speed Integrated Circuit Hardware Description Language,誕生于1982年。1987年底,VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。
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深度解讀VHDL語(yǔ)言的卷積碼和Viterbi譯碼的實(shí)現(xiàn)
介紹并用VHDL語(yǔ)言實(shí)現(xiàn)了卷積編碼和維特比譯碼。根據(jù)編碼器特征設(shè)計(jì)了一種具有針對(duì)性的簡(jiǎn)潔的維特比譯碼器結(jié)構(gòu),
2021-05-12 標(biāo)簽:轉(zhuǎn)換器存儲(chǔ)器vhdl 3.1k 0
探討VHDL和Verilog模塊互相調(diào)用的問(wèn)題
1、 關(guān)于如何在VHDL模塊調(diào)用一個(gè)Verilog模塊 在VHDL模塊聲明一個(gè)要與調(diào)用的Verilog模塊相同名稱(chēng)的元件(component),元件的名...
淺談基于FPGA的電子計(jì)算器系統(tǒng)設(shè)計(jì)(附代碼)
導(dǎo)讀 本篇介紹了一個(gè)簡(jiǎn)單計(jì)算器的設(shè)計(jì),基于 FPGA 硬件描述語(yǔ)言 Verilog HDL,系統(tǒng)設(shè)計(jì)由計(jì)算部分、顯示部分和輸入部分四個(gè)部分組成,計(jì)算以及...
設(shè)計(jì)采用目標(biāo)器件的移植切換方案
作者:Sanjay Churiwala,賽靈思公司工具與方法學(xué)應(yīng)用專(zhuān)家 如果你已經(jīng)有了一個(gè)設(shè)計(jì)并且想將這個(gè)設(shè)計(jì)移植到另一款目標(biāo)器件上,這篇文章將幫助你確...
2020-12-20 標(biāo)簽:轉(zhuǎn)換器vhdlRTL 1.5k 0
淺談Vivado 綜合選項(xiàng)的7種設(shè)置
-flatten_hierarchy full: 綜合時(shí)將原始設(shè)計(jì)打平,只保留頂層層次,執(zhí)行邊界優(yōu)化 none: 綜合時(shí)完全保留原始設(shè)計(jì)層次,不執(zhí)行邊界...
經(jīng)??吹讲簧偃嗽谡搲锇l(fā)問(wèn),F(xiàn)PGA是不是用C語(yǔ)言開(kāi)發(fā)的?國(guó)外有些公司專(zhuān)注于開(kāi)發(fā)解決編譯器這方面問(wèn)題,目的讓其能夠達(dá)到用C語(yǔ)言替代VHDL語(yǔ)言的目的,也...
VHDL概述及在描述數(shù)字電路時(shí)的結(jié)構(gòu)
本文介紹了一種硬件描述語(yǔ)言VHDL,以及它在描述數(shù)字電路時(shí)的結(jié)構(gòu)。我們還將介紹一些介紹性的示例電路描述,并討論“std_logical”和“bit”數(shù)據(jù)...
設(shè)計(jì)一個(gè)彩燈控制程序器??梢詫?shí)現(xiàn)四種花型循環(huán)變化,有復(fù)位開(kāi)關(guān)。整個(gè)系統(tǒng)共有三個(gè)輸入信號(hào)CLK,RST,SelMode,八個(gè)輸出信號(hào)控制八個(gè)彩燈。時(shí)鐘信號(hào)...
MAX+PLUSⅡ平臺(tái)上使用VHDL實(shí)現(xiàn)的彩燈控制電路
隨著科技日新月異的發(fā)展,在現(xiàn)代生活中,彩燈作為一種景觀,安裝在建筑物的適當(dāng)?shù)胤揭皇亲鳛檠b飾增添節(jié)日氣氛,二是有一種廣告宣傳的作用;用在舞臺(tái)上增強(qiáng)晚會(huì)燈光...
VHDL實(shí)現(xiàn)一個(gè)全數(shù)字鎖相環(huán)功能模塊
隨著集成電路技術(shù)的不斷進(jìn)步,數(shù)字化應(yīng)用逐漸普及,在數(shù)字通信、電力系統(tǒng)自動(dòng)化等方面越來(lái)越多地運(yùn)用了數(shù)字鎖相環(huán)。它的好處在于免去了模擬器件的繁瑣,而且成本低...
2020-07-16 標(biāo)簽:vhdl數(shù)字鎖相環(huán) 3.3k 0
VHDL中的標(biāo)識(shí)符可以是常數(shù)、變量、信號(hào)、端口、子程序或參數(shù)的名字。使用標(biāo)識(shí)符要遵守如下法則:
電子產(chǎn)品隨著技術(shù)的進(jìn)步,更新?lián)Q代速度可謂日新月異。EDAI‘輝lectronicDesignAutomatic)技術(shù)的應(yīng)用很好地適應(yīng)了這一特點(diǎn)。通過(guò)設(shè)計(jì)...
VHDL設(shè)計(jì)中信號(hào)與變量區(qū)別及正確的使用方法
在VHDL程序設(shè)計(jì)中,可以充分利用信號(hào)或變量的系統(tǒng)默認(rèn)值,來(lái)靈活實(shí)現(xiàn)設(shè)計(jì)目標(biāo)。本文從應(yīng)用的角度舉例說(shuō)明了VHDL設(shè)計(jì)中信號(hào)與變量的區(qū)別,以及正確的使用方...
IC設(shè)計(jì)過(guò)程中IP核的驗(yàn)證測(cè)試問(wèn)題
基于此.本文重點(diǎn)討論在IC設(shè)計(jì)過(guò)程中IP核的驗(yàn)證測(cè)試問(wèn)題并以互聯(lián)網(wǎng)上可免費(fèi)下載的原始IP核資源為例.在與8位RISC架構(gòu)指令兼容的微處理器下載成功。
2020-07-16 標(biāo)簽:IC設(shè)計(jì)IPvhdl 4.1k 0
VHDL電路設(shè)計(jì)的優(yōu)化問(wèn)題解決
VHDL電路設(shè)計(jì)的優(yōu)化與VHDL描述語(yǔ)句、EDA工具以及可編程器件(PLD)的選用都有著直接的關(guān)系。
2020-07-16 標(biāo)簽:電路設(shè)計(jì)vhdl 3.1k 0
VHDL的常見(jiàn)語(yǔ)法結(jié)構(gòu)
一個(gè)VHDL程序代碼包含實(shí)體(entity)、結(jié)構(gòu)體(architecture)、配置(configuration)、程序包(package)、庫(kù)(li...
2020-07-16 標(biāo)簽:數(shù)據(jù)vhdl 3.5k 0
高云半導(dǎo)體自主研發(fā)的邏輯綜合工具Gowin Synthesis支持VHDL硬件描述語(yǔ)言
VHDL語(yǔ)言誕生于1982年,最初是由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)可靠性和縮減開(kāi)發(fā)周期的一種使用范圍較小的設(shè)計(jì)語(yǔ)言。
2020-03-31 標(biāo)簽:vhdlRTL高云半導(dǎo)體 2.8k 0
基于VHDL硬件的I2C接口并行擴(kuò)展及接口設(shè)計(jì)
I2C總線接口器件在視頻處理、移動(dòng)通信等領(lǐng)域的應(yīng)用已經(jīng)非常普遍。另外,通用的I2C總線接口器件,如帶I2C總線的RAM,ROM,A/D,D/A,LCD驅(qū)...
項(xiàng)目開(kāi)始時(shí)我的總體項(xiàng)目功能符合我的預(yù)期,因此我對(duì)結(jié)果感到滿意。感謝您抽出寶貴的時(shí)間閱讀我在VHDL中開(kāi)發(fā)PID控制器的嘗試。
通過(guò)按三個(gè)按鈕來(lái)確保設(shè)備正常工作:以各種可能的方式推動(dòng)并按住它們,以便發(fā)現(xiàn)代碼中可能存在的問(wèn)題。
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