我們?cè)谶M(jìn)行PCIe RTL仿真時(shí)，由于PCIe ltssm協(xié)商過(guò)程比較復(fù)雜，導(dǎo)致PCIe ltssm進(jìn)入L0狀態(tài)所花費(fèi)的時(shí)間比較長(zhǎng)（大概在20~60分鐘，因代碼復(fù)雜度、服務(wù)器性能、PCIe速率不同而所有差異），而如果進(jìn)行網(wǎng)表級(jí)別的仿真一般需要1周以上的時(shí)間。此時(shí)加速PCIe仿真，提高效率是我們必須考慮的問(wèn)題。常見(jiàn)的加速模式有如下三種。我們以VIP PCIe（Verification IP，一種PCIe驗(yàn)證虛擬IP）對(duì)接Endpoint的仿真環(huán)境進(jìn)行說(shuō)明。 ? ? ? 1、選擇低速模式加速仿真 在測(cè)試某些與速率不相關(guān)的功能時(shí)，為了減少仿真時(shí)間，可以選擇低速率模式，如選擇gen1，gen2。特別是gen1（2.5Gbps）速率下，ltssm協(xié)商所需要的時(shí)間最短。適用于測(cè)試跟速率無(wú)關(guān)的功能，比如說(shuō)用戶邏輯功能的正確性。Gen3以及以上速率跟gen1/gen2比起來(lái)，多了均衡協(xié)商過(guò)程，此階段耗時(shí)最多。 2、使用PIPE口仿真加速 在完整的PCIe協(xié)商過(guò)程中，PHY的link協(xié)商時(shí)間較長(zhǎng)。如果對(duì)接VIP支持PIPE（phy-interface-pci-express）互連的話，可以bypass PHY，直接使用PIPE接口連接，即Endpoint PCIe PIPE口對(duì)接VIP PIPE，能夠有效減少PCIe上電協(xié)商所需要的時(shí)間。側(cè)重PCIe TL層功能點(diǎn)以及用戶邏輯的測(cè)試用例，可以bypass PHY，使用PIPE口互連，測(cè)試PHY相關(guān)功能的用例不能使用此方法。 3、使用加速宏定義或者配置加速

PCIe ctrl(TL層和DL層）和PHY在設(shè)計(jì)時(shí)為了方便用戶測(cè)試，一般都添加了加速的手段，通常有2種手段：

1）代碼頂層或者內(nèi)部的部分的寄存器決定是否加速：

如果在頂層，可以通過(guò)配置寄存器 or 改變例化值的方式實(shí)現(xiàn)； 如果在內(nèi)部，可以通過(guò)force的方式實(shí)現(xiàn)

2）通過(guò)宏定義實(shí)現(xiàn)：

例如VCS仿真時(shí)加上+define+AUTO_FAST_SIMULIATION，具體宏定義名稱由IP確定。

加速原理 A）大幅減少鏈路狀態(tài)機(jī)在各狀態(tài)下的timeout時(shí)間，相對(duì)于正常模式，仿真模式下timeout時(shí)間可以減少至正常模式的千分之一或百分之一； B)大幅度減少訓(xùn)練成功所需序列的數(shù)量，例如連續(xù)接收到1000個(gè)序列表示當(dāng)前狀態(tài)訓(xùn)練成功，加速模式下可以只需要10個(gè)序列就能訓(xùn)練成功

審核編輯：彭菁