這款符合 JEDEC SSTE32882 標(biāo)準(zhǔn)的 28 位 1：2 或 26 位 1：2 和 4 位 1：1 寄存時(shí)鐘驅(qū)動(dòng)器，具有奇偶校驗(yàn)功能，設(shè)計(jì)用于在 VDD1.5 V 和 DDR3L 寄存器 DIMM 上 VDD1.35 伏。

所有輸入均兼容 1.5 V 和 1.35 V CMOS。所有輸出都是經(jīng)過(guò)優(yōu)化的 CMOS 驅(qū)動(dòng)器，可在 DDR3 RDIMM 應(yīng)用中驅(qū)動(dòng)端接走線上的 DRAM 信號(hào)。時(shí)鐘輸出 Yn 和 Yn 以及控制網(wǎng)絡(luò)輸出 DxCKEn、DxCSn 和 DxODTn 可以以不同的強(qiáng)度和偏斜驅(qū)動(dòng)，以優(yōu)化信號(hào)完整性、補(bǔ)償不同的負(fù)載并均衡信號(hào)傳輸速度。
*附件：sn74ssqea32882.pdf

該SN74SSQEA32882具有與四芯片選擇使能 （QCSEN） 輸入相關(guān)的兩種基本作模式。當(dāng)QCSEN輸入引腳開(kāi)路（或拉高）時(shí)，該元件有兩個(gè)芯片選擇輸入DCS0和DCS1，以及每個(gè)芯片選擇輸出的兩個(gè)拷貝，QACS0、QACS1、QBCS0和QBCS1。這是“禁用 QuadCS”模式。當(dāng)QCSEN輸入引腳拉低時(shí)，該元件有四個(gè)芯片選擇輸入DCS[3：0]和四個(gè)芯片選擇輸出QCS[3：0]。這是“啟用 QuadCS”模式。在本規(guī)范的其余部分，DCS[n：0]將指示所有芯片選擇輸入，其中n=1表示禁用QuadCS，n=3表示啟用QuadCS。QxCS[n：0] 將指示所有芯片選擇輸出。

該器件還支持將單個(gè)器件安裝在 DIMM 背面的模式。如果MIRROR=HIGH，則在這種情況下，輸入總線終端（IBT）必須對(duì)所有輸入信號(hào)保持啟用狀態(tài)。

SN74SSQEA32882采用差分時(shí)鐘（CK和CK）工作。數(shù)據(jù)記錄在 CK 變高和 CK 變低的交叉點(diǎn)處。該數(shù)據(jù)可以重新驅(qū)動(dòng)到輸出端，也可用于訪問(wèn)設(shè)備內(nèi)部控制寄存器。

輸入總線數(shù)據(jù)完整性由奇偶校驗(yàn)功能保護(hù)。將所有地址和命令輸入信號(hào)相加，并將總和的最后一位與系統(tǒng)在一個(gè)時(shí)鐘周期后PAR_IN輸入端提供的奇偶校驗(yàn)信號(hào)進(jìn)行比較。如果它們不匹配，器件將拉開(kāi)漏輸出 ERROUT LOW?？刂菩盘?hào)（DCKE0、DCKE1、DODT0、DODT1、DCS[n：0]）不屬于此計(jì)算的一部分。

該SN74SSQEA32882實(shí)現(xiàn)了不同的省電機(jī)制，以減少熱功耗并支持系統(tǒng)斷電狀態(tài)。通過(guò)禁用未使用的輸出，功耗進(jìn)一步降低。

該封裝經(jīng)過(guò)優(yōu)化，可支持高密度 DIMM。通過(guò)將輸入和輸出位置對(duì)齊 DIMM 手指信號(hào)排序和 SDRAM 球出，該器件可以對(duì) DIMM 走線進(jìn)行去擾亂，從而實(shí)現(xiàn)低串?dāng)_設(shè)計(jì)和低互連延遲。

邊沿控制輸出可減少振鈴并改善SDRAM輸入端的信號(hào)眼圖開(kāi)度。

特性

• 符合 JEDEC SSTE32882標(biāo)準(zhǔn)
• 1 對(duì) 2 寄存器輸出和 1 對(duì) 4 時(shí)鐘對(duì)輸出支持
  堆疊式 DDR3 RDIMM
• CKE 掉電模式可優(yōu)化系統(tǒng)功耗
• 1.5V/1.35V鎖相環(huán)時(shí)鐘驅(qū)動(dòng)器，用于緩沖一個(gè)
  差分時(shí)鐘對(duì)（CK和CK）并分配
  到四個(gè)差分輸出
• 1.5V/1.35V CMOS輸入
• 檢查命令和地址（CS 門(mén)控）數(shù)據(jù)輸入的奇偶校驗(yàn)
• 可配置的驅(qū)動(dòng)器強(qiáng)度
• 使用內(nèi)部反饋回路
• 應(yīng)用
  • DDR3 寄存器 DIMM，最高可達(dá) DDR3-1600
  • DDR3L 寄存器 DIMM，最高可達(dá) DDR3L-1333
  • 單列、雙列和四列 RDIMM

參數(shù)

?1. 產(chǎn)品概述?
SN74SSQEA32882 是一款符合 JEDEC SSTE32882 標(biāo)準(zhǔn)的 28 位至 56 位注冊(cè)緩沖器，集成地址奇偶校驗(yàn)功能和 1:4 差分時(shí)鐘 PLL 驅(qū)動(dòng)器，專為 DDR3/DDR3L 寄存式 DIMM（RDIMM）設(shè)計(jì)。

• ?工作電壓?：支持 DDR3（1.5V）和 DDR3L（1.35V）。
• ?核心功能?：
  • 1:2 寄存器輸出和 1:4 時(shí)鐘對(duì)輸出，支持堆疊式 DDR3 RDIMM。
  • 奇偶校驗(yàn)保護(hù)命令和地址輸入數(shù)據(jù)。
  • 可配置驅(qū)動(dòng)強(qiáng)度和時(shí)鐘相位調(diào)整。

?2. 關(guān)鍵特性?

• ?低功耗設(shè)計(jì)?：支持 CKE 省電模式，可禁用未使用的輸出以降低功耗。
• ?時(shí)鐘驅(qū)動(dòng)?：通過(guò)內(nèi)部 PLL 緩沖 1 對(duì)差分時(shí)鐘（CK/CK）并分配至 4 對(duì)差分輸出。
• ?模式配置?：
  • ?QuadCS 模式?：通過(guò) QCSEN 引腳選擇 2 或 4 個(gè)片選信號(hào)（DCS/QCS）。
  • ?鏡像模式?：支持背對(duì)背安裝（MIRROR=HIGH）。

?3. 應(yīng)用場(chǎng)景?

• DDR3 RDIMM（最高 DDR3-1600）和 DDR3L RDIMM（最高 DDR3L-1333）。
• 單/雙/四列 RDIMM 模塊。

?4. 封裝與引腳?

• ?封裝?：176 球 BGA（8mm×13.5mm，0.65mm 球間距），優(yōu)化高密度 DIMM 布局。
• ?引腳配置?：
  • 支持前/后配置（通過(guò) MIRROR 引腳選擇）。
  • 保留引腳（如 A9、W7）需懸空或焊盤(pán)預(yù)留。

?5. 電氣特性?

• ?絕對(duì)最大額定值?：
  • 電源電壓：-0.4V 至 +1.975V。
  • 工作溫度：依速度等級(jí)不同（DDR3-800 至 DDR3-1600）為 +103°C 至 +109°C。

?6. 附加信息?

• ?SPD 配置?：提供廠商特定字節(jié)（如 Vendor ID 0x8097，Revision ID 0x28）。
• ?文檔聲明?：包含德州儀器標(biāo)準(zhǔn)免責(zé)條款，強(qiáng)調(diào) ESD 防護(hù)和關(guān)鍵應(yīng)用注意事項(xiàng)。