近日，Hot Chips 2025大會(huì)聚焦高性能計(jì)算與網(wǎng)絡(luò)技術(shù)的突破性進(jìn)展，國(guó)際廠商密集發(fā)布新一代網(wǎng)絡(luò)產(chǎn)品，折射出AI大模型浪潮下對(duì)算力&網(wǎng)絡(luò)架構(gòu)的迫切需求。在這場(chǎng)圍繞高性能、高吞吐、低延時(shí)發(fā)展的性能競(jìng)賽中，AMD、NVIDIA都結(jié)合自身發(fā)展路線推出創(chuàng)新網(wǎng)絡(luò)解決方案從而勾勒出AI原生網(wǎng)卡的主流技術(shù)路線趨勢(shì)。

UEC Ready的關(guān)鍵功能成為主流

高性能網(wǎng)卡廠商的必選項(xiàng)

AMD作為UEC聯(lián)盟的主要發(fā)起單位之一發(fā)布了AMD Pensando Pollara 400網(wǎng)卡，聲稱其是符合超以太網(wǎng)聯(lián)盟（UEC）規(guī)范的AI NIC，全面支持UEC Ready RDMA。盡管NVIDIA并未聲稱其ConnectX-8 SuperNIC 參照UEC路線設(shè)計(jì)，但從網(wǎng)卡的性能及功能來(lái)看，兩者均最終實(shí)現(xiàn)多路徑傳輸、自適應(yīng)路由、擁塞控制等維度的多項(xiàng)AI網(wǎng)絡(luò)原生無(wú)損網(wǎng)絡(luò)功能。

多路徑傳輸

NVIDIA 在其AI Networking白皮書中曾重點(diǎn)提及傳統(tǒng)數(shù)據(jù)中心的應(yīng)用程序會(huì)產(chǎn)生大量的小數(shù)據(jù)流，這使得網(wǎng)絡(luò)流量的統(tǒng)計(jì)平均值能夠反映整體情況。在這種背景下，基于簡(jiǎn)單靜態(tài)哈希的路由算法，如等價(jià)多路徑（ECMP，Equal Cost Multi-Path），足以應(yīng)對(duì)常見(jiàn)的網(wǎng)絡(luò)流量問(wèn)題。然而，人工智能工作負(fù)載的特性卻截然不同。它們通常會(huì)產(chǎn)生少量的大數(shù)據(jù)流，被稱為“大象流”（elephant flows）。這些大象流會(huì)占用大量的鏈路帶寬，如果多個(gè)大象流被路由到同一鏈路，就會(huì)導(dǎo)致嚴(yán)重的擁塞和高延遲。

因此，在設(shè)計(jì)AI NIC過(guò)程中率先提出引入自適應(yīng)路由算法并運(yùn)用數(shù)據(jù)包噴灑技術(shù)實(shí)現(xiàn)AI網(wǎng)絡(luò)的多路徑傳輸功能。

（來(lái)源:英偉達(dá)AI Networking白皮書）

AMD 在Hotchips 2025大會(huì)上同樣提及有損RDMA的ECMP Hash沖突痛點(diǎn)并參照UEC 1.0規(guī)范通過(guò)數(shù)據(jù)包噴灑實(shí)現(xiàn)多路徑傳輸。與此同時(shí)，AMD網(wǎng)卡標(biāo)記UDP端口號(hào)/UEC路徑熵值以控制路徑選擇并根據(jù)ECN和修剪數(shù)據(jù)包反饋跟蹤路徑狀態(tài)。

（圖： AMD解釋ECMP Hash沖突挑戰(zhàn)）

（圖：AMD 使用包噴灑技術(shù)實(shí)現(xiàn)多路徑傳輸）

盡管英偉達(dá)和AMD在實(shí)現(xiàn)流量控制過(guò)程中采用的技術(shù)存在一些差異，但最終也以數(shù)據(jù)包噴灑技術(shù)實(shí)現(xiàn)多路徑傳輸為網(wǎng)絡(luò)控制目的。多路徑的存在使得具備該性能的網(wǎng)卡能夠提供極快的丟包替換和超快的流量控制，即使在應(yīng)用程序調(diào)度不佳或網(wǎng)絡(luò)鏈路偶爾出現(xiàn)波動(dòng)的情況下，也能確保流暢的流量傳輸。

擁塞控制

AI和HPC應(yīng)用經(jīng)常采用集合通信在多個(gè)節(jié)點(diǎn)之間同步信息，當(dāng)多個(gè)發(fā)送方同時(shí)向單個(gè)接收方發(fā)送數(shù)據(jù)流，并且任何一個(gè)發(fā)送方都將發(fā)送完當(dāng)前所有的數(shù)據(jù)流后，才開始發(fā)送后續(xù)的數(shù)據(jù)流。由于同時(shí)發(fā)送過(guò)多的數(shù)據(jù)流，會(huì)造成接收方的交換機(jī)緩沖區(qū)過(guò)載，使得接收方無(wú)法正常接收數(shù)據(jù)，即會(huì)產(chǎn)生Incast現(xiàn)象，而這種網(wǎng)絡(luò)擁塞現(xiàn)象將大大影響并增加尾延遲。

（圖:AMD 解釋擁塞控制）

AMD AI 網(wǎng)卡采用基于UEC標(biāo)準(zhǔn)的UEC-CC擁塞控制技術(shù)從而解決擁塞控制問(wèn)題。據(jù)UEC 1.0標(biāo)準(zhǔn)，UEC-CC 采用基于時(shí)間的機(jī)制，具備亞500納秒精度的傳輸時(shí)延測(cè)量能力，獨(dú)立測(cè)量數(shù)據(jù)包的前向路徑和反向路徑，這意味著網(wǎng)卡之間需要進(jìn)行絕對(duì)時(shí)間同步。雙向測(cè)量可以準(zhǔn)確地將擁塞歸因于發(fā)送方和接收方。如果啟用了 UEC-CC，交換機(jī)需要支持 ECN（顯式擁塞通知），并且預(yù)計(jì)將使用現(xiàn)代 ECN 變體：在每個(gè)流量類別上單獨(dú)設(shè)置擁塞標(biāo)志，并在數(shù)據(jù)包傳輸前立即進(jìn)行測(cè)量。這種設(shè)置提供了最新的擁塞信息，并針對(duì)每個(gè)流量類別進(jìn)行差異化處理，從而達(dá)到優(yōu)化擁塞控制功能。

英偉達(dá)的CX-8 SuperNIC 則使用RISC-V DPA processor來(lái)實(shí)現(xiàn)擁塞控制功能。在Transport層的Event和路由層的Event都會(huì)由DPA處理。在本次Hotchips 2025的演講中，其并未披露其DPA的細(xì)節(jié)，但大概率集成了類似UEC的擁塞控制功能。

選擇性重傳

在傳統(tǒng)傳輸協(xié)議，如TCP需要嚴(yán)格的傳輸順序，會(huì)采用了Go-Back-N機(jī)制。而一個(gè)RDMA消息通常包含多個(gè)數(shù)據(jù)包，只要有一個(gè)數(shù)據(jù)包錯(cuò)誤，就必須從這個(gè)數(shù)據(jù)包起的所有數(shù)據(jù)包都要重傳。在 AI 工作負(fù)載中，大量的GPU或者Accelerator間通信是“集合”通信操作的一部分，其中 All-Reduce 和 All-to-All 是主要的集合通信類型。這類通信快速完成的關(guān)鍵是從 A 到 B 的快速批量傳輸，AI 應(yīng)用程序關(guān)心給定消息的最后部分何時(shí)到達(dá)目的地。所以對(duì)AI網(wǎng)絡(luò)而言，這讓原有的丟包和其處理機(jī)制將傳輸錯(cuò)誤放大，大量的重傳加劇了網(wǎng)絡(luò)擁塞，降低AI網(wǎng)絡(luò)傳輸效率。

（圖： AMD 描述網(wǎng)絡(luò)丟包及其選擇性重傳解決方案）

AMD AI NIC 落實(shí)了UEC中的選擇性重傳機(jī)制，高性能的RDMA會(huì)判斷出整個(gè)消息中哪個(gè)報(bào)文被網(wǎng)絡(luò)丟棄，基于UEC RDMA的網(wǎng)卡通知發(fā)送端重傳這個(gè)報(bào)文，而非將所有傳輸包都需重傳。這種選擇性重傳機(jī)制大大改善了AI網(wǎng)絡(luò)的傳輸效率，提升AI 大模型訓(xùn)推效能。

上述一系列的高性能RDMA功能是面向AI大規(guī)模原生網(wǎng)絡(luò)Scale Out的關(guān)鍵解決方案，也成為下一代主流AI網(wǎng)卡的必備功能。奇異摩爾的Kiwi SNIC 滿足上述面向 AI 原生的 Adv. RDMA 功能，不限于多路徑傳輸、選擇性重傳、高性能擁塞控制管理技術(shù)等。

高性能網(wǎng)卡的額外特性

Nvidia ConnectX-8 SuperNIC

集成PCIe Switch功能

這一代ConnectX-8 超級(jí)網(wǎng)卡從ConnectX-7的400G躍升至800G，并集成了PCIe Switch，與Spectrum-X Switch、NVLink協(xié)同工作。硬件性能方面，CX-8 的800 Gb/s的RDMA硬件管線和其通過(guò)內(nèi)置的PCIe Gen6 Switch芯片，可支持多達(dá)48條PCIe Gen6通道，解決了多設(shè)備互聯(lián)的帶寬瓶頸問(wèn)題。

AMD 網(wǎng)卡引入P4可編程架構(gòu)

實(shí)現(xiàn)網(wǎng)絡(luò)功能定制化

（來(lái)源: AMD）

AMD網(wǎng)卡的P4可編程架構(gòu)中，表引擎(TE)和匹配處理單元(MPU)為核心組件，提供了靈活的字段操作指令和高效的數(shù)據(jù)包處理能力。官方數(shù)據(jù)顯示，在RoCEv2測(cè)試中，相較于4Q pairs和1Q pair的性能分別提升了25%和40%。

我們知道ASIC架構(gòu)的網(wǎng)卡相較于FPGA在性能及性價(jià)比上都更適合超大規(guī)模網(wǎng)絡(luò)的互聯(lián)，但是在面向應(yīng)用快速發(fā)展的情況下，靈活性有所不足。基于可編程架構(gòu)的 ASIC，打破了固有架構(gòu)ASIC靈活性不足的局限。通過(guò)植入可編程引擎可以靈活應(yīng)對(duì)AI算法、系統(tǒng)對(duì)于網(wǎng)絡(luò)持續(xù)演進(jìn)的需求，重構(gòu) ASIC芯片可編程可定制的技術(shù)范式。

奇異摩爾Kiwi SNIC 超級(jí)網(wǎng)卡同樣基于可編程ASIC架構(gòu)，內(nèi)置HPDE高性能可編程數(shù)據(jù)DSA。HPDE基于可定義可擴(kuò)展的網(wǎng)絡(luò)加速指令集，通過(guò)重編譯來(lái)靈活支持新的協(xié)議標(biāo)準(zhǔn)和加速算法，這種高性能可編程數(shù)據(jù)處理引擎不僅支持先進(jìn)擁塞控制算法，實(shí)現(xiàn)可編程包頭識(shí)別及處理、鏈接跟蹤功能并具有很強(qiáng)的靈活性來(lái)應(yīng)對(duì)軟硬件升級(jí)。

國(guó)產(chǎn)化AI網(wǎng)絡(luò)自主自控未來(lái)可期

在2025中國(guó)算力大會(huì)上，工業(yè)和信息化部明確表示將有序引導(dǎo)算力設(shè)施建設(shè)，深入開展算力強(qiáng)基"揭榜"行動(dòng)，聚焦計(jì)算、存儲(chǔ)、網(wǎng)絡(luò)等重點(diǎn)方向。這一戰(zhàn)略部署將加速國(guó)產(chǎn)AI網(wǎng)絡(luò)芯片、操作系統(tǒng)等核心技術(shù)的研發(fā)突破，減少對(duì)外部技術(shù)的依賴。這一政策導(dǎo)向?yàn)閲?guó)產(chǎn)化AI網(wǎng)絡(luò)產(chǎn)品的自主自控發(fā)展奠定了堅(jiān)實(shí)基礎(chǔ)

奇異摩爾作為AI網(wǎng)絡(luò)互聯(lián)全棧式互聯(lián)產(chǎn)品提供商也在積極探索AI網(wǎng)絡(luò)芯片的多元化的集成技術(shù)路徑。展望未來(lái)，隨著Scale out和Scale up網(wǎng)絡(luò)的進(jìn)一步融合，奇異摩爾的NDSA統(tǒng)一架構(gòu)平臺(tái)將積極發(fā)揮其網(wǎng)絡(luò)+計(jì)算的雙優(yōu)優(yōu)勢(shì)，從而進(jìn)一步實(shí)現(xiàn)網(wǎng)卡功能集成IO Die芯粒 /集成Switch等多種創(chuàng)新技術(shù)路徑，構(gòu)建更高性能、更高效能、更靈活的網(wǎng)絡(luò)基礎(chǔ)設(shè)施，以滿足國(guó)產(chǎn)AI的飛速發(fā)展需求。

關(guān)于我們

AI網(wǎng)絡(luò)全棧式互聯(lián)架構(gòu)產(chǎn)品及解決方案提供商

奇異摩爾，成立于2021年初，是一家行業(yè)領(lǐng)先的AI網(wǎng)絡(luò)全棧式互聯(lián)產(chǎn)品及解決方案提供商。公司依托于先進(jìn)的高性能RDMA 和Chiplet技術(shù)，創(chuàng)新性地構(gòu)建了統(tǒng)一互聯(lián)架構(gòu)——Kiwi Fabric，專為超大規(guī)模AI計(jì)算平臺(tái)量身打造，以滿足其對(duì)高性能互聯(lián)的嚴(yán)苛需求。我們的產(chǎn)品線豐富而全面，涵蓋了面向不同層次互聯(lián)需求的關(guān)鍵產(chǎn)品，如面向北向Scale-out網(wǎng)絡(luò)的AI原生超級(jí)網(wǎng)卡、面向南向Scale-up網(wǎng)絡(luò)的GPU片間互聯(lián)芯粒、以及面向芯片內(nèi)算力擴(kuò)展的2.5D/3D IO Die和UCIe Die2Die IP等。這些產(chǎn)品共同構(gòu)成了全鏈路互聯(lián)解決方案，為AI計(jì)算提供了堅(jiān)實(shí)的支撐。