在芯片設(shè)計(jì)驗(yàn)證中，我們常常面臨一些外設(shè)連接問(wèn)題：速度不匹配，或者硬件不支持。例如運(yùn)行在硬件仿真器或FPGA原型平臺(tái)上的設(shè)計(jì)，其時(shí)鐘頻率通常只有幾十MHz，甚至低至1MHz以下；而真實(shí)世界中的外設(shè)與協(xié)議（如PCIe、高速以太網(wǎng)等）運(yùn)行在幾百兆以上。如此巨大的速度鴻溝，使得將它們直接相連幾乎不可行。針對(duì)速度不匹配，核心解決方案是引入降速橋（Speed Adaptor）。它是專門(mén)用于原型驗(yàn)證 (Prototyping) 或仿真 (Emulation) 環(huán)境中的一類硬件適配器，作用是把運(yùn)行速度和接口特性差異很大的系統(tǒng)連接起來(lái)，能夠在接近真實(shí)系統(tǒng)的條件下進(jìn)行驗(yàn)證。而針對(duì)硬件不支持的場(chǎng)景，則需要借助模型和接口來(lái)模擬真實(shí)設(shè)備的功能與協(xié)議。以三個(gè)典型應(yīng)用案例來(lái)做具體分析：

案例一：PCIe 降速橋（PCIe Speed Adaptor）降速橋通常要解決的是速率匹配匹（Speed Adaptation）、協(xié)議轉(zhuǎn)換（Protocol Adaptation）、時(shí)間解耦（Time Decoupling）、和可控可觀測(cè)（Debug/Control）等問(wèn)題。在FPGA原型中，AMD (Xilinx) PCIe PHY的工作頻率（Gen1為62.5 MHz，Gen4達(dá)500 MHz）已遠(yuǎn)高于綜合后設(shè)計(jì)的運(yùn)行頻率。另一方面，用戶設(shè)計(jì)若進(jìn)行分割，性能將進(jìn)一步降低二十兆以下。這與PCIe PHY的工作頻率形成了巨大落差。正因如此，實(shí)現(xiàn)可靠的速率匹配成為連接雙方的關(guān)鍵。該解決方案的核心是PCIe Switch IP，其多端口能夠獨(dú)立建立鏈路并工作于不同狀態(tài)，以此實(shí)現(xiàn)協(xié)議版本、鏈路寬度與速率的動(dòng)態(tài)適配。此外，方案還集成PCS、PIPE接口轉(zhuǎn)換等關(guān)鍵IP模塊，共同構(gòu)成一個(gè)完整的速率適配解決方案。

圖1：PCIe降速橋原理

案例二：HDMI 降速橋（HDMI Speed Adaptor）該方案直接將HDMI音視頻碼流數(shù)據(jù)傳輸至主機(jī)，通過(guò)定制的解碼器提取視頻和音頻數(shù)據(jù)， 依賴軟件模擬顯示器，播放解碼后的音視頻數(shù)據(jù)。DisplayPort/MIPI DSI/USB Speed Adaptor與之采用相同架構(gòu)。

圖2：HDMI降速橋原理

案例三：存儲(chǔ)器模型（Memory Model）

在FPGA原型驗(yàn)證中，為驗(yàn)證DDR5、LPDDR5及HBM2E/3等存儲(chǔ)控制器，我們利用Memory Model IP，通過(guò)FPGA本身支持的DDR4來(lái)模擬這些FPGA無(wú)法直接支持的存儲(chǔ)器。同時(shí)，為了協(xié)助系統(tǒng)調(diào)試，思爾芯團(tuán)隊(duì)為存儲(chǔ)器模型增加了一個(gè)具備可控性與可觀測(cè)性的后門(mén)，以方便進(jìn)行高效的讀寫(xiě)存儲(chǔ)。

圖3：Memory Model原理憑借在原型驗(yàn)證領(lǐng)域二十多年的技術(shù)積累，思爾芯推出了一系列方案以應(yīng)對(duì)復(fù)雜的外設(shè)連接問(wèn)題，其代表產(chǎn)品有常用Speed Adaptor、10G-800G速率的高速以太網(wǎng)適配器和存儲(chǔ)器模型等，有效幫助客戶應(yīng)對(duì)復(fù)雜的外設(shè)連接問(wèn)題。公司將持續(xù)投入開(kāi)發(fā)，擴(kuò)展協(xié)議支持，并始終致力于運(yùn)用領(lǐng)先的數(shù)字EDA技術(shù)，貼近客戶，全力助其縮短驗(yàn)證周期，為產(chǎn)品創(chuàng)新與上市提速。