clock gating基礎知識介紹：基本邏輯門控/ICG

芯片中大部分的動態(tài)功耗消耗在時鐘網(wǎng)絡中。這是由于時鐘樹上的單元（cells）有較高的翻轉率、驅動能力較大且數(shù)量較多所導致的。

2023-12-01 標簽：寄存器鎖存器觸發(fā)器 1.8萬 0

一文詳解門控時鐘

當寄存器組的輸出端沒有驅動或沒有變化時，可以關掉寄存器組的時鐘來減少動態(tài)功耗，此謂門控時鐘 (Clock Gating, CG) 技術。

2023-03-29 標簽：寄存器Verilog功耗 1.2萬 1

多輸入門、多輸出門和三態(tài)門詳解

門級建模，是使用基本的邏輯單元，例如與門，與非門等，進行更低級抽象層次上的設計。與行為級建模相比，門級建模更注重硬件的實現(xiàn)方法，即通過連接一些基本門電路...

2023-03-30 標簽：Verilog三態(tài)門門控時鐘 8k 0

門控時鐘檢查（clock gating check）的理解和設計應用

通過門控方式不同，一個門控時鐘通?？梢苑譃橄旅婊?，

2023-06-19 標簽：分頻器STA門控時鐘 5.9k 0

低功耗之門控時鐘設計

clock gating和power gating是降低芯片功耗的常用手段，相比power gating設計，clock gating的設計和實現(xiàn)更為簡...

2023-06-29 標簽：寄存器鎖存器RTL 5.5k 0

XOR自門控與時鐘門控的不同之處

時鐘XOR自門控（Self Gating）基本思路和時鐘門控類似，都是當寄存器中的數(shù)據(jù)保持不變時，通過關閉某些寄存器的時鐘信號來降低設計的動態(tài)功耗。不過...

2024-01-02 標簽：寄存器時鐘門控時鐘 2.9k 0

門控時鐘低功耗在Placement階段有什么技巧？

門控時鐘技術可以用來降低電路的動態(tài)功耗，且在一定程度上能減小電路的面積。

2023-06-29 標簽：寄存器OCV門控時鐘 2.1k 0

帶skew的時序計算基礎分析

組合邏輯的延遲Tc，從FF1/CK到FF1/Q的延遲為Tq，定義Treal = Tq + Tc，從建立時間和保持時間這兩個標準去考察Treal。

2023-12-01 標簽：RTL觸發(fā)器時序分析 2.1k 0

在RTL編碼中考慮延時、面積、功耗與布線的問題

看下面一段代碼，第四個else if 分支中的數(shù)據(jù)信號DATA_is_late_arriving延時比較高，要怎么處理，將電路的性能提高？

2023-06-05 標簽：RAM比較器加法器 2.1k 0

跨時鐘域控制信號傳輸設計方案

1、跨時鐘域與亞穩(wěn)態(tài) 跨時鐘域通俗地講，就是模塊之間有數(shù)據(jù)交互，但是模塊用的不是同一個時鐘進行驅動，如下圖所示： 左邊的模塊1由clk1驅動，屬于clk...

2020-10-16 標簽：波形圖觸發(fā)器數(shù)據(jù)信號 1.4k 0