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PLL電路

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　　PLL 電路的工作原理是將外部信號的相位與壓控晶體振蕩器（VCXO）產(chǎn)生的時鐘信號的相位進(jìn)行比較。然后，電路調(diào)整振蕩器時鐘信號的相位以匹配參考信號的相位。因此，原始參考信號和新信號彼此精確地同相。

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PLL電路簡介

　　一個鎖相環(huán)PLL電路通常由以下模塊組成：

　　1）鑒相鑒頻器PFD（Phase Frequency Detector）：對輸入的基準(zhǔn)信號（來自頻率穩(wěn)定的晶振）和反饋回路的信號進(jìn)行頻率的比較，輸出一個代表兩者相位差異的信號。

　　2）低通濾波器LPF（Low-Pass Filter）：將PFD中生成的差異信號的高頻成分濾除，保留直流部分。

　　3）壓控振蕩器VCXO（Voltage Controlled Oscillator）：根據(jù)輸入電壓，輸出對應(yīng)頻率的周期信號。利用變?nèi)荻O管（偏置電壓的變化會改變耗盡層的厚度，從而影響電容大?。┡c電感構(gòu)成的LC諧振電路構(gòu)成，提高變?nèi)荻O管的逆向偏壓，二極管內(nèi)耗盡層變大，電容變小，LC電路的諧振頻率提高，反之，降低逆向偏壓時，二極管內(nèi)電容變大，頻率降低。

　　4）反饋回路FL（Feedback Loop）：通常由一個分頻器實現(xiàn)。將VCXO的輸出降低到與基準(zhǔn)信號相同級別的頻率才能在PFD中比較

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pll電路知識

瑞薩RA系列FSP庫開發(fā)實戰(zhàn)指南（29）CGC（時鐘生成電路）時鐘控制

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鎖相環(huán) （PLL）是電子系統(tǒng)中最通用、最靈活和最有價值的電路配置之一，因此在許多應(yīng)用中都有使用。它用于時鐘重定時和恢復(fù)

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今天想來聊一聊芯片設(shè)計中的一個非?；A(chǔ)的概念——時鐘。對于外行來說聽到這個詞可能會感覺迷茫，猜一個大概意思吧可能也不太準(zhǔn)

2023-12-06 標(biāo)簽：加法器鎖存器 D觸發(fā)器 2069 0
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