D觸發(fā)器與Latch鎖存器電路設計

D觸發(fā)器，是時序邏輯電路中必備的一個基本單元，學好 D 觸發(fā)器，是學好時序邏輯電路的前提條件，其重要性不亞于加法器，二者共同構(gòu)成數(shù)字電路組合、時序邏輯的基礎。

2023-10-09 標簽：鎖存器RTLD觸發(fā)器 5.7k 0

如何在SpyGlass環(huán)境本身中修復這些Lint錯誤呢？

我們將分析 lint目標運行期間產(chǎn)生的違規(guī)行為。我們可以使用 SpyGlass GUI 中的各種調(diào)試工具來了解違規(guī)

2023-08-14 標簽：驅(qū)動器RTL過濾器 5.6k 0

低功耗之門控時鐘設計

clock gating和power gating是降低芯片功耗的常用手段，相比power gating設計，clock gating的設計和實現(xiàn)更為簡...

2023-06-29 標簽：寄存器鎖存器RTL 5.5k 0

芯片后仿及SDF反標

相對于RTL仿真，門級仿真占用的計算資源雖然很多，但是在靜態(tài)時序檢查（STA）工具普遍應用之前，帶時序的動態(tài)門級仿真幾乎可以說是唯一的timing si...

2023-06-08 標簽：芯片仿真RTL 5.4k 0

將RTL模塊添加到Block Design的步驟

使用Vivado Block Design設計解決了項目繼承性問題，但是還有個問題，不知道大家有沒有遇到，就是新設計的自定義 RTL 文件無法快速的添加...

2023-06-11 標簽：RTL觸發(fā)器GPIO 5.4k 0

Vivado 2023.2版本的新增功能

Vivado在前一段時間更新了2023.2版本，經(jīng)過一段時間的使用這個版本還是很絲滑的，用起來挺舒服。

2024-01-02 標簽：IC設計仿真RTL 5.2k 0

基于Verilog的經(jīng)典數(shù)字電路設計（3）選擇器

在數(shù)字信號的傳輸過程中，有時需要從一組輸入數(shù)據(jù)中選出某一個來，比如輸入有 “A、B、C、D” 四個數(shù)據(jù)，那么我們想要哪個字母輸出，就可以設置哪個字母輸出

2023-10-09 標簽：邏輯電路RTL數(shù)據(jù)選擇器 5.2k 0

【紫光同創(chuàng)國產(chǎn)FPGA教程】【第三章】按鍵檢測實驗

通過按鍵檢測實驗，檢測開發(fā)板的按鍵功能是否正常，了解硬件描述語言和FPGA的具體關系，學習PDS View RTL Schematic的使用。

2021-02-02 標簽：fpgaRTL按鍵 4.9k 0

RTL仿真中X態(tài)行為的傳播—從xprop說起

在使用VCS進行仿真時，工程師們常常會面對一個極為重要且充滿挑戰(zhàn)的問題——X態(tài)傳播行為。

2023-12-04 標簽：仿真器VHDL語言RTL 4.8k 0

基于Verilog的經(jīng)典數(shù)字電路設計（2）比較器

在數(shù)字系統(tǒng)中，總是需要對一些數(shù)據(jù)進行比較，比較兩個數(shù)值甚至多個數(shù)值的大小，然后進行排序，于是，數(shù)值比較器（Comparator）的邏輯電路便應運而生。

2023-10-09 標簽：邏輯電路比較器二進制 4.8k 0

進行RTL代碼設計需要考慮時序收斂的問題

引言 硬件描述語言（verilog，systemVerilog，VHDL等）不同于軟件語言（C，C++等）的一點就是，代碼對應于硬件實現(xiàn)，不同的代碼風格...

2020-11-20 標簽：fpga寄存器RTL 4.6k 0

cocotb中的基礎語法與SystemVerilog中的常用語法對照總結(jié)

對于信號的讀取，我們在SystemVerilog中，可以直接讀取信號值，而在cocotb中，其為接口變量提供了value方法屬性用于獲取信號值。

2022-07-21 標簽：仿真器RTLpython 4.6k 0

教你學Vivado—以2選1多路選擇器為例

在EGO1開發(fā)板上實現(xiàn)2選1多路選擇器。

2023-10-02 標簽：RTLFPGA芯片時序仿真 4.5k 0

淺談DC綜合工具的工作流程

在電路設計自動化的時代，綜合工具的作用不言而喻，通過綜合，設計人員能夠獲得自己所設計模塊的規(guī)模、時序性能和關鍵路徑等有用信息，進而指導自己優(yōu)化設計結(jié)構(gòu)。...

2023-06-19 標簽：電路設計HDLDC 4.3k 0