參數(shù)化RTL的驗證思路

參數(shù)化的代碼需要在靈活性和復雜性之間做出平衡，而且高度參數(shù)化代碼的驗證是一個非常具有挑戰(zhàn)性的工作。

2023-05-05 標簽：RTLUVMSVA 2.6k 0

接口在Vivado Synthesis中使用時連接邏輯的用處

SystemVerilog 接口的開發(fā)旨在讓設計中層級之間的連接變得更加輕松容易。 您可以把這類接口看作是多個模塊共有的引腳集合。與必須在每個模塊上定義...

2019-03-30 標簽：接口rtl 2.5k 0

Verilog狀態(tài)機的類型

有限狀態(tài)機（Finite-State Machine，F(xiàn)SM），簡稱狀態(tài)機，是表示有限個狀態(tài)以及在這些狀態(tài)之間的轉移和動作等行為的數(shù)學模型。

2023-06-01 標簽：VerilogRTL有限狀態(tài)機 2.5k 0

FPGA速度-面積互換原則設計

速度-面積互換原則是貫穿FPGA設計的重要原則：速度是指工程穩(wěn)定運行所能達到的最高時鐘頻率，通常決定了FPGA內部寄存器的運行時序；面積是指工程運行所消...

2023-06-09 標簽：fpgaFPGA設計寄存器 2.5k 0

仿真測試1：半加器

做任何模塊前，要確定輸入輸出端口有哪些，有一個整體的概念；方便以后模塊調用；

2023-10-10 標簽：EDA工具仿真器RTL 2.5k 0

使用MATLAB和Simulink創(chuàng)建FPGA原型的最佳方法

芯片設計和驗證工程師通常要為在硅片上實現(xiàn)的每一行RTL代碼寫出多達10行測試平臺代碼。驗證任務在設計周期內可能會占用50%或更多的時間。盡管如此辛 苦，...

2023-08-06 標簽：fpgamatlab算法 2.5k 0

Clock Domain Crossing跨時鐘域檢查

如今典型的SOC 芯片都功能復雜、接口豐富，在眾多復雜功能中不可能所有功能都同時工作，為了能耗，大多數(shù)SOC 芯片都會切分成多個電壓域

2023-06-28 標簽：寄存器SoC芯片RTL 2.5k 0

低功耗設計基礎：Clock Gating

大多數(shù)低功耗設計手法在嚴格意義上說并不是由后端控制的，Clock Gating也不例外。

2023-06-27 標簽：寄存器EDA工具RTL 2.5k 0

如何使用SystemC做RTL和C/C++的聯(lián)合仿真呢？

當FPGA開發(fā)者需要做RTL和C/C++聯(lián)合仿真的時候，一些常用的方法包括使用MicroBlaze軟核，或者使用QEMU仿真ZYNQ的PS部分。

2023-12-13 標簽：VHDL語言RTLC++語言 2.4k 0

為什么格雷碼可以輔助解決多bit跨時鐘域的問題?？求解

單bit通過兩級同步打拍可以有效的解決亞穩(wěn)態(tài)問題。

2024-03-08 標簽：二進制fifoRTL 2.4k 0

PCIe 5.0驗證實戰(zhàn)，經常遇到的那些問題？

PCIe 5.0是當前最新的PCI Express規(guī)范，提供了更高的數(shù)據(jù)傳輸速率和更大的帶寬。

2023-10-27 標簽：控制器寄存器RTL 2.4k 0

RTL設計方法學及設計原理之數(shù)字信號的類型分析

理解了寄存器的原理，在了解實際電路設計方法之前，先讓我們了解一下，在數(shù)字集成電路設計時，需要處理一些什么樣的信號類型，并且如何通過常用的電路結構實現(xiàn)對這...

2023-08-01 標簽：寄存器數(shù)字信號RTL 2.4k 0

基于Verilog的經典數(shù)字電路設計—計數(shù)器

在數(shù)字系統(tǒng)中，使用得最多的時序電路差不多就是計數(shù)器了。計數(shù)器不僅能夠用于對時鐘脈沖計數(shù)，還可以用于分頻、定時、產生節(jié)拍脈沖、產生脈沖序列以及進行數(shù)字運算等等。

2023-10-09 標簽：計數(shù)器時序電路RTL 2.4k 0

時序（Timing）對功能ECO有多重要

功能ECO主要指當RTL更新后對后端APR網(wǎng)表做的功能方面的改動。

2023-07-05 標簽：RTLDRCECO 2.4k 0