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      rtl

      rtl

      +關(guān)注1人關(guān)注

      RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

      文章：356個 瀏覽：62155次 帖子：96個

      rtl技術(shù)

      我們該如何應(yīng)對SOC中越來越龐大和復(fù)雜的SDC約束？

      我們該如何應(yīng)對SOC中越來越龐大和復(fù)雜的SDC約束？

      SOC設(shè)計變得越來越復(fù)雜，成本越來越高，設(shè)計和驗證也越來越困難。

      2024-03-13 標(biāo)簽：EDA工具SoC設(shè)計信號完整性 2.1k 0

      什么是自動時鐘門控結(jié)構(gòu)呢？關(guān)于自動時鐘門控的解析

      什么是自動時鐘門控結(jié)構(gòu)呢？關(guān)于自動時鐘門控的解析

      每次作為面試官問一些RTL功耗優(yōu)化的問題時候，都會希望聽到一個答案：優(yōu)化了RTL的clk-gating比例。

      2023-12-04 標(biāo)簽：寄存器RTL觸發(fā)器 2.1k 0

      講一講芯片設(shè)計中的verilog是什么

      相信不少人都聽過verilog這個詞，今天我就想講一講我所理解的verilog是什么。

      2023-12-04 標(biāo)簽：寄存器芯片設(shè)計Verilog 2.1k 0

      帶skew的時序計算基礎(chǔ)分析

      帶skew的時序計算基礎(chǔ)分析

      組合邏輯的延遲Tc，從FF1/CK到FF1/Q的延遲為Tq，定義Treal = Tq + Tc，從建立時間和保持時間這兩個標(biāo)準(zhǔn)去考察Treal。

      2023-12-01 標(biāo)簽：RTL觸發(fā)器時序分析 2.1k 0

      在RTL編碼中考慮延時、面積、功耗與布線的問題

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      看下面一段代碼，第四個else if 分支中的數(shù)據(jù)信號DATA_is_late_arriving延時比較高，要怎么處理，將電路的性能提高？

      2023-06-05 標(biāo)簽：RAM比較器加法器 2.1k 0

      如何使用display提高debug效率呢？

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      在verilog中雖然沒有system verilog的assertion，但是我們依舊可以使用display打印檢查各類錯誤，在RTL級的仿真中能夠快...

      2023-08-27 標(biāo)簽：芯片設(shè)計仿真器RTL 2.1k 0

      RTL設(shè)計指導(dǎo)原則之面積和速度互換

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      一般來說，面積是一個設(shè)計所消耗的目標(biāo)器件的硬件資源數(shù)量或者ASIC芯片的面積。

      2023-06-05 標(biāo)簽：FPGA設(shè)計加法器RTL 2k 0

      Standard cell是怎么應(yīng)用到我們的后端設(shè)計中的呢？

      Standard cell，標(biāo)準(zhǔn)單元，或者簡稱cell，可以說是數(shù)字芯片后端最基本的概念之一了，甚至可能沒有接觸過后端的同學(xué)也有所耳聞？

      2023-12-04 標(biāo)簽：晶體管門電路RTL 2k 0

      分享下SpinalHDL中SpinalConfig中的三項參數(shù)

      當(dāng)我們采用SpinalSystemVerilog(demo0())的方式生成RTL代碼時其生成的代碼風(fēng)格

      2023-02-08 標(biāo)簽：DDRVerilogRTL 2k 0

      用于解碼器IP設(shè)計和合規(guī)性驗證的比特流和軟件工具鏈DVK

      DVK是用于解碼器IP設(shè)計和合規(guī)性驗證的比特流和軟件工具鏈。它是芯片RTL設(shè)計、目標(biāo)設(shè)備集成（如智能手機、智能電視、機頂盒）、發(fā)貨給客戶前的軟件堆棧驗證...

      2022-10-08 標(biāo)簽：解碼器編碼器RTL 2k 0

      Verilog的設(shè)計方法介紹

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      Verilog 的設(shè)計多采用自上而下的設(shè)計方法（top-down）。即先定義頂層模塊功能，進(jìn)而分析要構(gòu)成頂層模塊的必要子模塊；

      2023-05-29 標(biāo)簽：fpga寄存器Verilog 2k 0

      小數(shù)分頻器的設(shè)計

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      前面分別介紹了偶數(shù)和奇數(shù)分頻（即整數(shù)分頻），接下來本文介紹小數(shù)分頻。

      2023-03-23 標(biāo)簽：脈沖分頻器時鐘 2k 0

      如何用KrakenSDR制作被動雷達(dá)呢？

      提起與無線電有關(guān)的項目，我在紐約的家的確是個糟糕的實驗地點。如果我們可以看到和聽到無線電波，那么電子舞曲（EDM）狂歡派對會像一個剝奪感官的牢籠。

      2023-02-08 標(biāo)簽：接收器SDR調(diào)諧器 2k 0

      如何在AMD Vivado? Design Tool中用工程模式使用DFX流程？

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      本文介紹了在 AMD Vivado? Design Tool 中用工程模式使用 DFX 流程以及需要注意的地方。在使用 DFX 工程模式的過程中要把具體...

      2024-04-17 標(biāo)簽：TCLRTLVivado 2k 0

      RTL代碼明明存在于filelist指向路徑下，為何VCS編譯始終找不到？

      RTL代碼明明存在于filelist指向路徑下，為何VCS編譯始終找不到？

      并不是因為上述.vh代碼不存在，而是由于^M換行符的存在造成的錯誤。gvim怎么顯示^M換行符呢？這里介紹幾種方法。

      2024-03-18 標(biāo)簽：DoSRTL 2k 0

      把一個算法用RTL實現(xiàn)，有哪些比較科學(xué)的步驟？

      通常來講，我們做算法實現(xiàn)，需要有對標(biāo)的算法模型，作為驗證硬件邏輯設(shè)計是否正確的參考依據(jù)。

      2023-03-22 標(biāo)簽：fpga邏輯電路asic 1.9k 0

      RTL表達(dá)式和運算符

      經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL表達(dá)式和運算符。

      2022-11-03 標(biāo)簽：硬件編程RTL 1.9k 0

      關(guān)于數(shù)字硬件建模SystemVerilog

      經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL表達(dá)式和運算符。

      2022-09-01 標(biāo)簽：硬件RTL編譯器 1.9k 0

      簡述Vivado中的Elaborate的作用

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      在Vivado的界面中，有個RTL ANALYSIS->Open Elaborated Design的選項，可能很多工程師都沒有使用過。因為大家基...

      2023-05-05 標(biāo)簽：RTLdesignVivado 1.9k 0

      條件（三元）運算符

      條件（三元）運算符

      RTL建模中廣泛使用的運算符是條件運算符，也稱為三元運算符，該運算符用于在兩個表達(dá)式之間進(jìn)行選擇——表5-2列出了用于表示條件運算符的重點。

      2023-02-09 標(biāo)簽：建模RTL運算符 1.9k 0

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        廣東高云半導(dǎo)體科技股份有限公司提供編程設(shè)計軟件、IP核、參考設(shè)計、演示板等服務(wù)的完整FPGA芯片解決方案。
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