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      標(biāo)簽　>　verilog

      verilog

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      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：711個(gè) 瀏覽：113814次 帖子：940個(gè)

      verilog技術(shù)

      雙向IO與IOB詳解

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      典型的全雙工（Full Duplex）系統(tǒng)如下圖所示，芯片1和芯片2之間有彼此獨(dú)立的數(shù)據(jù)傳輸線，這意味著芯片1和芯片2可以同時(shí)給對(duì)方發(fā)送數(shù)據(jù)而不會(huì)發(fā)生沖...

      2024-09-18 標(biāo)簽：FPGA芯片緩沖器 2.3k 0

      關(guān)于HDLBits的Verilog實(shí)現(xiàn)

      從這一題開始我們將進(jìn)行過程塊的學(xué)習(xí)，也就是時(shí)序和組合邏輯的一些知識(shí)，下面簡單介紹一下這方面知識(shí)：

      2022-09-16 標(biāo)簽：fpga硬件Verilog 2.3k 0

      Verilog基礎(chǔ)：幾個(gè)常用的按位操作符

      位操作符是對(duì)二進(jìn)制位進(jìn)行操作的運(yùn)算符。

      2023-11-09 標(biāo)簽：二進(jìn)制計(jì)算機(jī)網(wǎng)絡(luò) 2.3k 0

      如何使用verilog參數(shù)和generate語句來編寫可重用的verilog代碼？

      與大多數(shù)編程語言一樣，我們應(yīng)該嘗試使盡可能多的代碼可重用。這使我們能夠減少未來項(xiàng)目的開發(fā)時(shí)間，因?yàn)槲覀兛梢愿p松地將代碼從一個(gè)設(shè)計(jì)移植到另一個(gè)設(shè)計(jì)。

      2023-05-08 標(biāo)簽：Verilog計(jì)數(shù)器編程語言 2.3k 0

      淺談Verilog和VHDL的區(qū)別

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      Verilog和VHDL是兩種廣泛使用的硬件描述語言（HDL），它們用于描述和模擬數(shù)字電路系統(tǒng)的行為和結(jié)構(gòu)。這兩種語言的主要作用是幫助工程師設(shè)計(jì)、仿真和...

      2025-02-17 標(biāo)簽：集成電路Verilogvhdl 2.2k 0

      Verilog實(shí)現(xiàn)DDS正弦波發(fā)生器

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      DDS 同 DSP（數(shù)字信號(hào)處理）一樣，是一項(xiàng)關(guān)鍵的數(shù)字化技術(shù)。DDS 是直接數(shù)字式頻率合成器（Direct Digital Synthesizer）的...

      2023-12-22 標(biāo)簽：合成器正弦波發(fā)生器Verilog 2.2k 0

      Verilog設(shè)計(jì)中函數(shù)和任務(wù)的作用分析

      任務(wù)和函數(shù)在Verilog中用于描述常用的功能行為。與其在不同的地方復(fù)制相同的代碼，不如根據(jù)需求使用函數(shù)或任務(wù)，這是一種良好且常見的做法。為了便于代碼維...

      2022-03-15 標(biāo)簽：Verilog 2.2k 0

      在questasim里如何設(shè)置和查看種子值呢？

      在systemverilog代碼運(yùn)行中，EDA工具會(huì)先給1個(gè)隨機(jī)種子值(seed)，所有代碼里的隨機(jī)數(shù)都是根據(jù)這個(gè)初始種子衍生出來的。

      2023-05-29 標(biāo)簽：EDA工具VerilogTCL 2.2k 0

      基于FPGA實(shí)現(xiàn)數(shù)碼管顯示

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      本文介紹數(shù)碼管顯示譯碼基本工作原理及Verilog HDL驅(qū)動(dòng)代碼編寫，進(jìn)一步熟練掌握FPGA入門基礎(chǔ)知識(shí)。

      2024-10-24 標(biāo)簽：FPGA顯示屏Verilog 2.2k 0

      使用Verilog/SystemVerilog硬件描述語言練習(xí)數(shù)字硬件設(shè)計(jì)

      在實(shí)例化模塊時(shí)，使用Verilog時(shí)有兩種常用的方式來進(jìn)行模塊端口的信號(hào)連接：按端口順序以及按端口名稱連接端口。

      2022-09-08 標(biāo)簽：硬件Verilog端口 2.2k 0

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      高質(zhì)量的verilog代碼主要包含以下幾個(gè)要素：可讀性、功能、性能、標(biāo)準(zhǔn)化、穩(wěn)定性、可定位。

      2019-03-30 標(biāo)簽：Verilogmac 2.2k 0

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      同步FIFO的意思是說FIFO的讀寫時(shí)鐘是同一個(gè)時(shí)鐘，不同于異步FIFO，異步FIFO的讀寫時(shí)鐘是完全異步的。同步FIFO的對(duì)外接口包括時(shí)鐘，清零，讀請(qǐng)...

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      大家都知道軟件設(shè)計(jì)使用軟件編程語言，例如我們熟知的C、Java等等，而FPGA設(shè)計(jì)使用的是HDL語言，例如VHDL和Verilog HDL。說的直白點(diǎn)，...

      2019-12-05 標(biāo)簽：fpgaverilog代碼 2.2k 0

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      Verilog提供了很多對(duì)文件操作的系統(tǒng)任務(wù)和函數(shù)，例如打開關(guān)閉文件、向文件寫入值、從文件讀出值等等。

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      User-defined primitives (UDPs) 翻譯過來就是用戶自定義原語，常常用于構(gòu)建組合邏輯模型和時(shí)序邏輯模型。

      2023-09-13 標(biāo)簽：寄存器仿真Verilog 2.2k 0

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      常見的模塊介紹：選擇器；譯碼器；解碼器；比較器。這里我們主要從常見的Verilog描述的層面去介紹，而不著重考慮電路。

      2023-05-30 標(biāo)簽：解碼器比較器Verilog 2.2k 0

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      使用“~”運(yùn)算符對(duì)單bit信號(hào)進(jìn)行取反（也稱為位翻轉(zhuǎn)或反向）。

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      什么樣的Verilog代碼風(fēng)格是好的風(fēng)格？

      寫代碼是給別人和多年后的自己看的。 關(guān)于Verilog代碼設(shè)計(jì)的一些風(fēng)格和方法之前也寫過一些Verilog有什么奇技淫巧？

      2022-10-24 標(biāo)簽：Verilog代碼編輯器 2.2k 0

      Verilog CIC濾波器設(shè)計(jì)

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      積分梳狀濾波器（CIC，Cascaded Integrator Comb），一般用于數(shù)字下變頻（DDC）和數(shù)字上變頻（DUC）系統(tǒng)。CIC 濾波器結(jié)構(gòu)簡...

      2023-03-27 標(biāo)簽：濾波器寄存器混頻器 2.2k 0

      使用SystemVerilog解決數(shù)組問題

      數(shù)獨(dú)是一種非常流行的游戲，數(shù)獨(dú)本質(zhì)上也是一個(gè)約束問題，所以我們可以讓SystemVerilog的約束求解器來幫助我們解決。 約束求解器的精妙之處就是，我...

      2023-03-08 標(biāo)簽：VerilogSystem約束 2.1k 0

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        Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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        FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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