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      標(biāo)簽　>　verilog

      verilog

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      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：711個(gè) 瀏覽：113751次 帖子：940個(gè)

      verilog技術(shù)

      FPGA基礎(chǔ)設(shè)計(jì)之使用邏輯門和連續(xù)賦值對(duì)電路建模

      使用邏輯門和連續(xù)賦值對(duì)電路建模，是相對(duì)詳細(xì)的描述硬件的方法。使用過程塊可以從更高層次的角度描述一個(gè)系統(tǒng)，稱作行為級(jí)建模（behavirol modeling）。

      2023-02-08 標(biāo)簽：FPGA設(shè)計(jì)編碼器Verilog 873 0

      Verilog定位手段

      在IC設(shè)計(jì)中，進(jìn)行需要對(duì)關(guān)鍵信號(hào)的特定狀態(tài)進(jìn)行計(jì)數(shù)，方便debug時(shí)進(jìn)行狀態(tài)判斷。如對(duì)流控、反壓等信號(hào)進(jìn)行計(jì)數(shù)。有時(shí)候需要進(jìn)行判斷，是高電平計(jì)數(shù)還是低電平計(jì)數(shù)。

      2022-11-01 標(biāo)簽：Verilog定位dma 811 0

      Verilog設(shè)計(jì)中的一些避免犯錯(cuò)的小技巧

      這是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表，這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢，為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過所有的這些檢查。

      2017-02-11 標(biāo)簽：FPGAVerilog 794 0

      寫Verilog，F(xiàn)PGA和ASIC如何選擇？

      FPGA：Field（現(xiàn)場(chǎng)） Programmable（可編程） Gate（邏輯門） Array（陣列），F(xiàn)PGA是一種可以重構(gòu)電路的芯片，是一種硬件可...

      2023-02-03 標(biāo)簽：fpgaasicVerilog 769 0

      根據(jù)波形圖編寫Verilog代碼

      根據(jù)波形圖編寫Verilog代碼

      根據(jù)下面的時(shí)序圖實(shí)現(xiàn)這個(gè)組合邏輯電路。

      2025-02-17 標(biāo)簽：Verilog波形圖組合邏輯電路 764 0

      Verilog仿真事件中的延時(shí)分析

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      在實(shí)際電路中存在兩種延遲，慣性延遲 (Inertial delay) 和傳導(dǎo)延遲 (Transport delay)。

      2025-04-18 標(biāo)簽：仿真Verilog時(shí)序 702 0

      關(guān)于對(duì)Verilog代碼的維護(hù)問題

      在不容易被發(fā)現(xiàn)的計(jì)數(shù)器的部分，別給這個(gè)計(jì)數(shù)器清零，讓他自己上溢，然后再從0開始計(jì)數(shù)，這樣還可以在滿足功能的情況下通過很多case，甚至可能到最后都不會(huì)驗(yàn)出錯(cuò)。

      2022-07-29 標(biāo)簽：Verilog計(jì)數(shù)器 688 0

      FPGA開發(fā)與學(xué)習(xí)連載4

      Verilog中，用always塊設(shè)計(jì)組合邏輯電路時(shí)，在賦值表達(dá)式右端參與賦值的所有信號(hào)都必須在always @(敏感電平列表)中列出,always中i...

      2017-02-11 標(biāo)簽：FPGAVerilog 683 0

      Verilog編寫規(guī)范

      用最右邊的字符下劃線代表低電平有效,高電平有效的信號(hào)不得以下劃線表示,短暫的有效信號(hào)建議采用高電平有效。

      2025-04-11 標(biāo)簽：模塊Verilog波形 679 0

      SystemVerilog中的Deep Copy概念

      shallow copy只能復(fù)制類中的對(duì)象句柄，如果我們還想為這個(gè)對(duì)象句柄實(shí)例化，并復(fù)制其中的內(nèi)容呢？

      2022-11-22 標(biāo)簽：VerilogSystem函數(shù) 669 0

      Verilog設(shè)計(jì)規(guī)范包括哪些內(nèi)容

      Verilog設(shè)計(jì)規(guī)范包括哪些內(nèi)容

      本文包含以下幾方面內(nèi)容，程序設(shè)計(jì)，模塊例化、運(yùn)算符，模塊設(shè)計(jì)模板 目標(biāo)：用最簡(jiǎn)單，最簡(jiǎn)潔的方式，設(shè)計(jì)最易讀，最高效的代碼

      2023-08-17 標(biāo)簽：寄存器IC設(shè)計(jì)Verilog 660 0

      SystemVerilog中的靜態(tài)屬性

      一般來說，每個(gè)類實(shí)例都有它自己的變量，也就是說類的內(nèi)存空間是動(dòng)態(tài)分配和釋放的。同一個(gè)類的不同實(shí)例，即使變量名稱相同，實(shí)際上也是不同的東西。

      2022-11-17 標(biāo)簽：VerilogSystem 645 0

      FPGA的原理與結(jié)構(gòu) 如何快速上手Verilog HDL?

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      2023-03-24 標(biāo)簽：fpgaVerilogHDL 612 0

      IC設(shè)計(jì)的難點(diǎn)在哪里？

      一般來說，coding的難度并不是特別大，如果有詳細(xì)的設(shè)計(jì)文檔，以及較好的coding經(jīng)驗(yàn)，完成代碼實(shí)現(xiàn)問題不大。 IC圈有一句話叫：一千個(gè)人眼中...

      2023-08-23 標(biāo)簽：寄存器IC設(shè)計(jì)Verilog 612 0

      賽靈思公司提供的Verilog(FPGA/CPLD)設(shè)計(jì)小技巧

      這是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢為了提高你的設(shè)計(jì)性能和提高速度的可靠性你必須確定你的設(shè)計(jì)通過所有的這些檢查 。

      2017-02-11 標(biāo)簽：FPGA賽靈思Verilog 535 0

      Mill：從無到有，F(xiàn)PGA工程師創(chuàng)業(yè)的過程

      本期社區(qū)之星，我們邀請(qǐng)到了MYMINIEYE COO，資深FPGA工程師Mill，來給大家分享一下他從FPGA工程師到創(chuàng)業(yè)的過程。

      2019-10-14 標(biāo)簽：fpgaXilinxVerilog 0 0

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        Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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