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      標(biāo)簽　>　verilog

      verilog

      +關(guān)注30人關(guān)注

      Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

      文章：711個 瀏覽：113755次 帖子：940個

      verilog技術(shù)

      FPGA有哪些優(yōu)質(zhì)的帶源碼的IP開源網(wǎng)站?

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      FPGA 項目使用一種稱為 Verilog 的語言，您需要學(xué)習(xí)它才能理解項目。但是通過此處顯示的示例以及其他可用的在線資源，這并不太難。

      2023-04-06 標(biāo)簽：fpgaIPVerilog 1.6k 0

      使用枚舉類型表示狀態(tài)機進入死循環(huán)

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      在定義狀態(tài)機中的狀態(tài)時,除了可以使用宏(define)或者參數(shù)(parameter)聲明定義外,還可以使用枚舉類型

      2023-11-07 標(biāo)簽：仿真器VerilogC語言 1.6k 0

      如何用Python寫Verilog？

      事情是這樣的，SoC工程師的一項典型工作就是集成。俗稱連連看。

      2022-10-26 標(biāo)簽：Verilogpython腳本 1.6k 0

      如何設(shè)計一個16比特的減法器呢？

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      減法電路是基本集成運放電路的一種，算術(shù)運算電路主要包括數(shù)字**加法器電路、數(shù)字減法器電路、數(shù)字乘法器電路和數(shù)字除法器電路。

      2024-02-19 標(biāo)簽：Verilog加法器減法電路 1.6k 0

      FPGA學(xué)習(xí)經(jīng)驗總結(jié)

      從大學(xué)時代第一次接觸FPGA至今已有10多年的時間，至今記得當(dāng)初第一次在EDA實驗平臺上完成數(shù)字秒表、搶答器、密碼鎖等實驗時那個興奮勁。當(dāng)時由于沒有接觸...

      2023-04-23 標(biāo)簽：fpgaVerilogeda 1.6k 0

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      2023-07-20 標(biāo)簽：fpgaasic仿真 1.6k 0

      如何使用 Verilog 進行數(shù)字電路設(shè)計

      使用Verilog進行數(shù)字電路設(shè)計是一個復(fù)雜但有序的過程，它涉及從概念設(shè)計到實現(xiàn)、驗證和優(yōu)化的多個階段。以下是一個基本的步驟指南，幫助你理解如何使用Ve...

      2024-12-17 標(biāo)簽：數(shù)據(jù)Verilog數(shù)字電路 1.6k 0

      RTL和門級建模

      RTL和門級建模

      SystemVerilog能夠在許多不同的細節(jié)級別（稱為“抽象級別”）對數(shù)字邏輯進行建模。抽象意味著缺乏細節(jié)。數(shù)字模型越抽象，它所代表的硬件的細節(jié)就越少。

      2023-02-09 標(biāo)簽：VerilogSystem建模 1.6k 0

      SystemVerilog中的類范圍解析運算符(::)和“extern”

      假設(shè)有一個類“packet”，它含有一個static屬性(或方法)“my_packet”，然后就可以從類外部訪問使用類范圍解析運算符(::)訪問。

      2022-11-29 標(biāo)簽：VerilogSystem運算符 1.6k 0

      Verilog數(shù)值轉(zhuǎn)換知識總結(jié)

      本節(jié)主要對有符號數(shù)的十進制與二進制表示以及一些數(shù)值變換進行簡單的總結(jié)。

      2023-06-01 標(biāo)簽：二進制Verilog 1.6k 0

      一些有趣的數(shù)組相關(guān)的SystemVerilog約束

      我們在工作中常常會針對數(shù)組施加各式的約束，下面列舉一下有趣的Systemverilog數(shù)組約束示例。

      2023-03-08 標(biāo)簽：VerilogSystem代碼 1.6k 0

      用戶自定義類型

      用戶自定義類型

      SystemVerilog還為工程師定義新的數(shù)據(jù)類型提供了一種機制。用戶定義的數(shù)據(jù)類型允許從現(xiàn)有數(shù)據(jù)類型創(chuàng)建新的類型定義。

      2023-02-09 標(biāo)簽：VerilogSystem數(shù)據(jù)類型 1.6k 0

      initial begin-end真的是仿真最早執(zhí)行的嗎？

      SystemVerilog中，initial begin-end是仿真開始就會執(zhí)行的代碼塊。比如UVM的test入口函數(shù)run_test，一般就是在in...

      2023-05-22 標(biāo)簽：VerilogUVM 1.6k 0

      數(shù)字芯片中的verilog代碼描述

      硬件描述語言的一個突出優(yōu)點就是指令執(zhí)行的并行性。多條語句能夠在相同時鐘周期內(nèi)并行處理多個信號數(shù)據(jù)。但是當(dāng)數(shù)據(jù)串行輸入時，指令執(zhí)行的并行性并不能體現(xiàn)出其優(yōu)勢。

      2022-09-14 標(biāo)簽：Verilog數(shù)字芯片 1.5k 0

      關(guān)于有符號數(shù)據(jù)類型的示例

      我們學(xué)習(xí)一下Systemverilog中的有符號數(shù)據(jù)類型的賦值。

      2022-10-17 標(biāo)簽：VerilogSystem數(shù)據(jù)類型 1.5k 0

      IC設(shè)計知識點：verilog定位手段之關(guān)鍵信號統(tǒng)計

      在IC設(shè)計中，進行需要對關(guān)鍵信號的特定狀態(tài)進行計數(shù)，方便debug時進行狀態(tài)判斷。如對流控、反壓等信號進行計數(shù)。有時候需要進行判斷，是高電平計數(shù)還是低電平計數(shù)。

      2022-10-31 標(biāo)簽：IC設(shè)計Verilog 1.5k 0

      利用同步fifo實現(xiàn)對輸入序列的檢測

      今天繼續(xù)為大家解析聯(lián)發(fā)科技數(shù)字IC設(shè)計崗的筆試題。

      2022-09-14 標(biāo)簽：fifoVerilogHDL 1.5k 0

      Verilog HDL的基礎(chǔ)知識

      Verilog HDL的基礎(chǔ)知識

      本文繼續(xù)介紹Verilog HDL基礎(chǔ)知識，重點介紹賦值語句、阻塞與非阻塞、循環(huán)語句、同步與異步、函數(shù)與任務(wù)語法知識。

      2024-10-24 標(biāo)簽：仿真VerilogHDL 1.5k 0

      ASIC數(shù)字設(shè)計：前端設(shè)計、驗證、后端實現(xiàn)

      ASIC數(shù)字設(shè)計：前端設(shè)計、驗證、后端實現(xiàn)

      數(shù)字系統(tǒng)設(shè)計中有三個重要的設(shè)計級別概念：行為級（Behavior Level）、寄存器傳輸級（Register Transfer Level）和門級（G...

      2023-07-02 標(biāo)簽：asicVerilogHDL 1.5k 0

      verilog無法直接調(diào)用vhdl的ngc文件咋辦？

      在vivado中的Settimg中，Target language可以選擇verilog，也可以選擇vhdl

      2023-03-30 標(biāo)簽：VerilogVivado 1.5k 0

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        Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。
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        FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。
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        pcb封裝就是把 實際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時進行調(diào)用。
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