導(dǎo)讀

近日，臺積電2nm工藝fab20工廠獲批，最快到2024年下半年可實現(xiàn)量產(chǎn)的消息令半導(dǎo)體業(yè)界炸開了鍋。那么2nm意味著什么？它到底能給業(yè)界帶來怎樣的改變？

PS：文末互動有禮

何為2nm工藝？

2nm工藝其實指代的就是芯片工藝制程，此前我們所聽到的14nm、10nm以及7nm都是如此。制程工藝的每一次提升，都將帶來性能的大幅增強和功耗的顯著降低，而2nm就是目前業(yè)內(nèi)最先進的制程。

這個從幾到十幾納米的數(shù)字又是怎么計算出來的？為什么這個數(shù)字越小越好呢？以14nm工藝為例，在下圖晶體管示意圖中，14nm指代的就是從Drain端到Source端的距離。

圖1：晶體管示意圖

縮小晶體管最主要目的就是要減少耗電量，借助縮短閘極長度（Drain端到Source端），電流就可以用更短的路徑實現(xiàn)導(dǎo)通。而縮減元器件之間的距離之后，晶體管之間的電容也會更低，其開關(guān)頻率也能夠得以提升，晶體管在開關(guān)切換時的能量消耗更低。此外，更小的晶體管只需要更低的導(dǎo)通電壓，而動態(tài)功耗又與電壓的平方成正比，這時能效便會隨之提升。

除了功耗和能效方面的考量，推動半導(dǎo)體制造商向更小的工藝尺寸進發(fā)的最大動力，就是成本的降低。組件越小，同一片晶圓可切割出來的芯片就更多。即便更小的工藝需要更昂貴的設(shè)備，其投資成本也可以被產(chǎn)生出更多芯片帶來的價值所囊括。

不過，隨著工藝制程的發(fā)展，“變小”正在變得越來越困難。來到7nm以下后，靜態(tài)功耗成為一個嚴重的問題，而其所帶來的功耗和性能優(yōu)勢也開始減少。過去晶體管規(guī)格微縮70%預(yù)期可帶來性能提高40%，面積減少50%的好處?，F(xiàn)在，想要實現(xiàn)性能提升在15%至20%的范圍，就需要更復(fù)雜的流程、新的材料和不一樣的制造設(shè)備。與此同時，有能力制造先進節(jié)點芯片的公司數(shù)量在不斷減少，其中一個關(guān)鍵的原因是新節(jié)點所帶來的昂貴的成本，例如臺積電最先進的300mm晶圓廠就耗資了200億美元。為了降低成本，芯片制造商已經(jīng)開始部署比過去更加異構(gòu)的新架構(gòu)，并且他們對于在最新工藝節(jié)點上制造的芯片變得越來越挑剔。

群雄競逐2nm

半導(dǎo)體巨頭們似乎沒有畏懼，2nm目前仍然是各大半導(dǎo)體巨頭角逐的制高點，IBM早些時候已在實驗室內(nèi)率先公布了2nm芯片，而除了臺積電、三星兩大代工巨頭，歐洲、日本等地也在緊鑼密鼓地進行規(guī)劃。

Digitimes發(fā)表的一份研究報告顯示了三星、臺積電、英特爾和IBM四家的半導(dǎo)體制程工藝密度。目前已經(jīng)公開的2nm節(jié)點數(shù)據(jù)表明，IBM之前聯(lián)合三星等公司發(fā)布的2nm工藝密度大約是3.33億/mm2 ，臺積電的目標則是4.9億/mm2。

不同于之前世代在相同的基礎(chǔ)架構(gòu)上不斷演進，臺積電的2nm工藝最大特點就是會首次引入納米片（Nanosheet）晶體管，取代現(xiàn)在的FinFET結(jié)構(gòu)。

圖2：納米片晶體管在Vt上的表現(xiàn)（圖片源于臺積電）

納米片晶體管最大的優(yōu)勢就是可以更好地控制閾值電壓（Vt）。在半導(dǎo)體領(lǐng)域，Vt是電路運行所需的最低電壓，它的任何輕微波動，都會顯著影響芯片的設(shè)計和性能，其波動數(shù)值越小，對于系統(tǒng)的益處越大。臺積電宣稱，根據(jù)試驗，目前納米片晶體管可將Vt波動降低至少15%。

IBM也不甘示弱，今年5月份，IBM宣布推出全球首個2nm芯片制造技術(shù)，與7nm的技術(shù)相比，預(yù)計將帶來45%的性能提升或75%的能耗降低。而比起當前最尖端的5nm芯片，2nm芯片的體積更小，速度更快，其中的核心技術(shù)則是源于IBM所采用的新型納米片堆疊晶體管，也被稱為gate all around或GAA晶體管。

圖3：IBM的GAA晶體管示意圖（圖片源自IBM）

IBM的三層GAA納米片，每片納米片寬40nm，高5nm，間距44nm，柵極長度12nm。該芯片首次使用了底部電介質(zhì)隔離，實現(xiàn)12nm的柵極長度，可以減少電流泄漏，有助于減少芯片上的功耗。該芯片另一個新技術(shù)就是IBM提出的內(nèi)部空間干燥工藝，這有助于實現(xiàn)納米片的開發(fā)，并且該芯片廣泛地使用EUV技術(shù)，例如在芯片的制造過程的前端進行EUV圖案化。而這樣的技術(shù)最終可以讓2nm芯片所需的制造步驟比7nm少得多，從而降低成品晶圓的成本。

2nm量產(chǎn)面臨的問題

在制程工藝的演進中，互連技術(shù)的跟進是十分關(guān)鍵的因素。傳統(tǒng)上一般采用銅互連，但是當發(fā)展到2nm時，相應(yīng)的電阻電容（RC）延遲問題顯得非常突出，因此行業(yè)正在積極尋找銅的替代方案。

目前，面向2nm先進制程的新型互連技術(shù)主要包括：混合金屬化或預(yù)填充，將不同的金屬嵌套工藝與新材料相結(jié)合，以實現(xiàn)更小的互連和更少的延遲；半金屬嵌套，使用減法蝕刻，實現(xiàn)微小的互連；超級通孔、石墨烯互連以及其他技術(shù)。同時，業(yè)界還一直探索在互連中使用釕材料作為襯墊。釕可以改善銅的潤濕性和填充間隙，但也存在一些缺點，例如電遷移壽命較短，需要面對化學機械拋光等單元工藝的挑戰(zhàn)，這也加大了釕襯墊的使用難度。

隨著2nm逐步實現(xiàn)量產(chǎn)以及商用化，其它新的互連解決方案也會陸續(xù)出現(xiàn)。根據(jù)IMEC的路線圖，預(yù)計行業(yè)會從今天的雙金屬嵌套工藝轉(zhuǎn)移到下一代技術(shù)，即2nm混合金屬化，接下來還將出現(xiàn)有半金屬嵌套和其它方案。

據(jù)悉，臺積電在材料上的研究也實現(xiàn)了突破。臺積電和臺交大聯(lián)手，開發(fā)出了全球最薄、厚度只有0.7納米的超薄二維半導(dǎo)體材料絕緣體，可有望借此進一步開發(fā)出2nm，甚至是1nm的晶體管通道。這也讓2nm及更先進制程量產(chǎn)成為可能。

除了互連技術(shù)，目前EUV光刻機對于2nm和更先進制程工藝的重要性越來越高，但是EUV設(shè)備的產(chǎn)量依然是一大難題，超高的技術(shù)門檻和高額的研發(fā)費用令其注定只能是屬于“少數(shù)人的游戲”，而且巨大能耗也限制了它發(fā)展的空間。

總體來講，先進制程芯片的量產(chǎn)是一項系統(tǒng)工程，需要產(chǎn)業(yè)鏈上下游、特別是上游的設(shè)備、材料、IP等技術(shù)廠商都拿出看家本領(lǐng)，才能應(yīng)對如此高精尖的芯片制造要求，所有這些形成合力，才能制造出高晶體管密度、高性能、低功耗的先進制程芯片。

2nm真的有意義嗎？

也許有人會質(zhì)疑，如今摩爾定律的效用在逐漸減弱，繼續(xù)投入高成本追求先進制程，能否帶來合理的投入產(chǎn)出比？業(yè)內(nèi)對于先進制程的追捧是否真的有意義？

從上文各家企業(yè)的行動和取得的進展來看，“擁抱2nm”不僅是大勢所趨，而且會給行業(yè)帶來積極和長遠的影響。臺積電就曾表示過，2nm工藝意義重大，如果2nm工藝能夠成功量產(chǎn)，那么意味著半導(dǎo)體生產(chǎn)技術(shù)在現(xiàn)有的條件下將繼續(xù)逼近物理極限。未來數(shù)十年芯片的發(fā)展是繼續(xù)優(yōu)化還是走向其他路線，都要以2nm工藝的研發(fā)進度來決定。

原文標題：擁抱2nm時代 我們準備好了么？

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