可測(cè)性設(shè)計(jì)工具針對(duì)集成電路生產(chǎn)測(cè)試需要，通過人工插入或工具自動(dòng)綜合生成測(cè)試邏輯電路，自動(dòng)產(chǎn)生測(cè)試向量。可測(cè)性設(shè)計(jì)工具可以顯著提升測(cè)試覆蓋率，有效降低芯片在自動(dòng)測(cè)試設(shè)備（Automatic Test Equipment,ATE）上測(cè)試的困難度及成本。

1.測(cè)試電路的自動(dòng)生成

基于掃描設(shè)計(jì)（Scan-Based Design）方法是一種最常用的可測(cè)性設(shè)計(jì)方法。它把被測(cè)電路的寄存器轉(zhuǎn)換成掃描寄存器，再將掃描寄存器連接成一條或多條的掃描鏈以傳遞測(cè)試信號(hào)。可測(cè)性設(shè)計(jì)的測(cè)試電路生成涉及一系列復(fù)雜的操作，通常需依靠自動(dòng)化工具輔助完成。一個(gè)典型的基于掃描設(shè)計(jì)的可測(cè)性設(shè)計(jì)綜合自動(dòng)化流程如圖5-113所示。

該流程包括下列幾個(gè)主要步驟：

（1）將普通寄存器時(shí)序單元轉(zhuǎn)換成掃描寄存器；

（2）檢測(cè)被測(cè)電路是否符合一系列的DFT規(guī)則；

（3）對(duì)任何違反DFT規(guī)則的電路部分，進(jìn)行自動(dòng)修復(fù)或人工修復(fù)；

（4）根據(jù)DFT約束及目標(biāo)設(shè)定，進(jìn)行掃描鏈的鏈接并合成所需添加的邏輯。

測(cè)試電路的自動(dòng)生成結(jié)果包括含DFT的邏輯門級(jí)電路網(wǎng)表、使用STIL（Standard Test Interface Language,標(biāo)準(zhǔn)測(cè)試接口語言）描述的DFT 工作情況以及DFT分析報(bào)告。

2.測(cè)量向量的自動(dòng)生成及優(yōu)化

基于DFT網(wǎng)表和STIL結(jié)果，自動(dòng)測(cè)試向量生成工具可以自動(dòng)產(chǎn)生芯片測(cè)試所需的測(cè)試向量信號(hào)。測(cè)試向量經(jīng)過編碼壓縮、廣播式壓縮、邏輯變換壓縮等方法優(yōu)化后，在保證測(cè)試覆蓋率的前提下可以減少測(cè)試數(shù)據(jù)數(shù)量、測(cè)試時(shí)間和必需的測(cè)試通道數(shù)。

D算法（又稱多維通路敏化法）是第一個(gè)完備的ATPC算法，其基本思想是利用電路簡(jiǎn)化表和D向量傳遞，使故障沿著所有敏化通路傳播至輸出，通過兼容性檢查得到最終的測(cè)試向量。針對(duì)大型組合電路中敏化通路選擇的有效性，PODEM算法和FAN算法又對(duì)D算法進(jìn)行了改進(jìn)。后來的SOCRATES利用功能學(xué)習(xí)的方法提升了邏輯蘊(yùn)含、通路敏化以及多路回退的效率。業(yè)界ATPG工具多采用基于類似SOCRATES的方法，并做了更進(jìn)一步的改進(jìn)。

除了上述的基于掃描設(shè)計(jì)DFT方法，業(yè)界還有幾種不同的DFT解決方案。例如，LBIST（Logic Built -In Self-Test）將特殊的硬件或軟件加入電路中，在不需要外在測(cè)試設(shè)備的條件下進(jìn)行電路自測(cè)試。相對(duì)于LBIST，MBIST（Memory Built-In Self-Test）可用于存儲(chǔ)器的自測(cè)試。

審核編輯：劉清